Intel® FPGA P-Tile Avalon ®
പിസിഐ എക്സ്പ്രസിനുള്ള സ്ട്രീമിംഗ് ഐപി*
ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ്
Intel®-നായി അപ്‌ഡേറ്റ് ചെയ്‌തു
Quartus® Prime Design Suite: 21.3
IP പതിപ്പ്: 6.0.0
ഉപയോക്തൃ ഗൈഡ്

ഡിസൈൻ എക്സിample വിവരണം

1.1 പ്രോഗ്രാം ചെയ്ത ഇൻപുട്ട്/ഔട്ട്പുട്ട് (PIO) ഡിസൈനിനായുള്ള പ്രവർത്തന വിവരണം Example

PIO ഡിസൈൻ മുൻample ഒരു ഹോസ്റ്റ് പ്രോസസറിൽ നിന്ന് ഒരു ടാർഗെറ്റ് ഉപകരണത്തിലേക്ക് മെമ്മറി ട്രാൻസ്ഫർ ചെയ്യുന്നു. ഇതിൽ മുൻample, ഹോസ്റ്റ് പ്രോസസർ സിംഗിൾ-dword MemRd, emWr എന്നിവ അഭ്യർത്ഥിക്കുന്നു
TLP-കൾ.
PIO ഡിസൈൻ മുൻample യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഇന്റൽ പ്രൈം സോഫ്റ്റ്‌വെയറിൽ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും ആവശ്യമാണ്. ഡിസൈൻ മുൻample വിശാലമായ പരാമീറ്ററുകൾ ഉൾക്കൊള്ളുന്നു. എന്നിരുന്നാലും, PCIe-യ്‌ക്കുള്ള P-Tile Hard IP-യുടെ സാധ്യമായ എല്ലാ പാരാമീറ്ററൈസേഷനുകളും ഇത് ഉൾക്കൊള്ളുന്നില്ല.
ഈ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:

• നിങ്ങൾ വ്യക്തമാക്കിയ പാരാമീറ്ററുകൾക്കൊപ്പം ജനറേറ്റുചെയ്‌ത പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഹാർഡ് ഐപി എൻഡ്‌പോയിന്റ് വേരിയന്റ് (DUT). ഈ ഘടകം PIO ആപ്ലിക്കേഷനിലേക്ക് ലഭിച്ച TLP ഡാറ്റയെ നയിക്കുന്നു
• പി‌സി‌ഐ എക്‌സ്‌പ്രസ് ടി‌എൽ‌പികൾക്കും ലളിതമായ അവലോൺ-എം‌എമ്മിനും ഇടയിൽ ആവശ്യമായ വിവർത്തനം നടത്തുന്ന പി‌ഐ‌ഒ ആപ്ലിക്കേഷൻ (എ‌പി‌പി‌എസ്) ഘടകം ഒഞ്ചിപ്പ് മെമ്മറിയിലേക്ക് എഴുതുകയും വായിക്കുകയും ചെയ്യുന്നു.
• ഒരു ഓൺ-ചിപ്പ് മെമ്മറി (MEM) ഘടകം. 1 × 16 ഡിസൈനിനായി മുൻample, ഓൺ-ചിപ്പ് മെമ്മറിയിൽ ഒരു 16 KB മെമ്മറി ബ്ലോക്ക് അടങ്ങിയിരിക്കുന്നു. 2×8 ഡിസൈനിന് വേണ്ടിample, ഓൺ-ചിപ്പ് മെമ്മറിയിൽ രണ്ട് 16 KB മെമ്മറി ബ്ലോക്കുകൾ അടങ്ങിയിരിക്കുന്നു.
• റിലീസ് ഐപി പുനഃസജ്ജമാക്കുക: ഉപകരണം പൂർണ്ണമായി ഉപയോക്തൃ മോഡിൽ പ്രവേശിക്കുന്നത് വരെ ഈ ഐപി കൺട്രോൾ സർക്യൂട്ട് റീസെറ്റിൽ സൂക്ഷിക്കുന്നു. ഉപകരണം ഉപയോക്തൃ മോഡിലാണെന്ന് സിഗ്നലായി FPGA INIT_DONE ഔട്ട്‌പുട്ട് ഉറപ്പിക്കുന്നു. റീസെറ്റ് റിലീസ് IP നിങ്ങളുടെ ഡിസൈനിനായി ഉപയോഗിക്കാനാകുന്ന nINIT_DONE ഔട്ട്‌പുട്ട് സൃഷ്‌ടിക്കുന്നതിന് ആന്തരിക INIT_DONE സിഗ്നലിന്റെ വിപരീത പതിപ്പ് സൃഷ്‌ടിക്കുന്നു. മുഴുവൻ ഉപകരണവും ഉപയോക്തൃ മോഡിലേക്ക് പ്രവേശിക്കുന്നത് വരെ nINIT_DONE സിഗ്നൽ ഉയർന്നതാണ്. nINIT_DONE ഉറപ്പിച്ചതിന് ശേഷം (കുറവ്), എല്ലാ ലോജിക്കും ഉപയോക്തൃ മോഡിലാണ്, സാധാരണയായി പ്രവർത്തിക്കുന്നു. ഇനിപ്പറയുന്ന വഴികളിലൊന്നിൽ നിങ്ങൾക്ക് nINIT_DONE സിഗ്നൽ ഉപയോഗിക്കാം:
  • ഒരു ബാഹ്യ അല്ലെങ്കിൽ ആന്തരിക റീസെറ്റ് ഗേറ്റ് ചെയ്യാൻ.
  • ട്രാൻസ്‌സീവറിലേക്കും I/O PLL-കളിലേക്കും റീസെറ്റ് ഇൻപുട്ട് ഗേറ്റ് ചെയ്യാൻ.
  • എംബഡഡ് മെമ്മറി ബ്ലോക്കുകൾ, സ്റ്റേറ്റ് മെഷീൻ, ഷിഫ്റ്റ് രജിസ്റ്ററുകൾ തുടങ്ങിയ ഡിസൈൻ ബ്ലോക്കുകളുടെ എഴുത്ത് പ്രവർത്തനക്ഷമമാക്കുക.
  • നിങ്ങളുടെ ഡിസൈനിൽ രജിസ്റ്റർ റീസെറ്റ് ഇൻപുട്ട് പോർട്ടുകൾ സിൻക്രൊണസ് ആയി ഡ്രൈവ് ചെയ്യാൻ.

സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് PIO ഡിസൈൻ എക്സിസ്റ്റന്റ് ചെയ്യുന്നുampടാർഗെറ്റ് എൻഡ്‌പോയിന്റുമായി ഇന്റർഫേസ് ചെയ്യുന്നതിന് le, റൂട്ട് പോർട്ട് BFM.
ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു
ചിത്രം 1. പ്ലാറ്റ്‌ഫോം ഡിസൈനറിനായുള്ള ബ്ലോക്ക് ഡയഗ്രം PIO 1×16 ഡിസൈൻ Exampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ചിത്രം 2. പ്ലാറ്റ്‌ഫോം ഡിസൈനറിനായുള്ള ബ്ലോക്ക് ഡയഗ്രം PIO 2×8 ഡിസൈൻ Exampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ടെസ്റ്റ് പ്രോഗ്രാം ഓൺ-ചിപ്പ് മെമ്മറിയിലെ അതേ സ്ഥലത്ത് നിന്ന് ഡാറ്റ എഴുതുകയും വായിക്കുകയും ചെയ്യുന്നു. ഇത് വായിച്ച ഡാറ്റയെ പ്രതീക്ഷിച്ച ഫലവുമായി താരതമ്യം ചെയ്യുന്നു. പിശകുകളൊന്നും സംഭവിച്ചില്ലെങ്കിൽ, "വിജയകരമായ പൂർത്തീകരണം കാരണം സിമുലേഷൻ നിർത്തി" എന്ന് ടെസ്റ്റ് റിപ്പോർട്ട് ചെയ്യുന്നു. പി-ടൈൽ അവലോൺ
സ്ട്രീമിംഗ് ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന കോൺഫിഗറേഷനുകളെ പിന്തുണയ്ക്കുന്നു:

• Gen4 x16 അവസാന പോയിന്റ്
• Gen3 x16 അവസാന പോയിന്റ്
• Gen4 x8x8 എൻഡ്‌പോയിന്റ്
• Gen3 x8x8 എൻഡ്‌പോയിന്റ്

കുറിപ്പ്: PCIe x8x8 PIO ഡിസൈനിനായുള്ള സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് മുൻampയഥാർത്ഥ ഡിസൈൻ രണ്ട് PCIe x8 ലിങ്കുകൾ നടപ്പിലാക്കുന്നുണ്ടെങ്കിലും ഒരൊറ്റ PCIe x8 ലിങ്കിനായി le ക്രമീകരിച്ചിരിക്കുന്നു.
കുറിപ്പ്: ഈ ഡിസൈൻ മുൻampപിസിഐ എക്സ്പ്രസിനുള്ള പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപിയുടെ പാരാമീറ്റർ എഡിറ്ററിലെ സ്ഥിരസ്ഥിതി ക്രമീകരണങ്ങളെ മാത്രമേ le പിന്തുണയ്ക്കൂ.
ചിത്രം 3. പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗിനുള്ള പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം ഉള്ളടക്കങ്ങൾ പിസിഐ എക്സ്പ്രസ് 1×16 പിഐഒ ഡിസൈൻ എക്സ്ample
Gen4 x16 വകഭേദങ്ങൾക്കായി പ്ലാറ്റ്ഫോം ഡിസൈനർ ഈ ഡിസൈൻ സൃഷ്ടിക്കുന്നു.

ചിത്രം 4. പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗിനുള്ള പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം ഉള്ളടക്കങ്ങൾ പിസിഐ എക്സ്പ്രസ് 2×8 പിഐഒ ഡിസൈൻ എക്സ്ample
Gen4 x8x8 വകഭേദങ്ങൾക്കായി പ്ലാറ്റ്ഫോം ഡിസൈനർ ഈ ഡിസൈൻ സൃഷ്ടിക്കുന്നു.

1.2 സിംഗിൾ റൂട്ട് I/O വിർച്ച്വലൈസേഷൻ (SR-IOV) ഡിസൈനിനായുള്ള പ്രവർത്തന വിവരണം Example
SR-IOV ഡിസൈൻ മുൻample ഒരു ഹോസ്റ്റ് പ്രോസസറിൽ നിന്ന് ഒരു ടാർഗെറ്റ് ഉപകരണത്തിലേക്ക് മെമ്മറി ട്രാൻസ്ഫർ ചെയ്യുന്നു. ഒരു PF-ന് രണ്ട് PF-കളും 32 VF-കളും വരെ ഇത് പിന്തുണയ്ക്കുന്നു.
SR-IOV ഡിസൈൻ മുൻample യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും ഇത് ആവശ്യമാണ്. സമാഹരിച്ച ഡിസൈൻ നിങ്ങൾക്ക് ഡൗൺലോഡ് ചെയ്യാം
ഒരു Intel Stratix® 10 DX വികസന കിറ്റ് അല്ലെങ്കിൽ ഒരു Intel Agilex™ വികസന കിറ്റ്.
ഈ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:

• നിങ്ങൾ വ്യക്തമാക്കിയ പാരാമീറ്ററുകൾക്കൊപ്പം ജനറേറ്റുചെയ്‌ത പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് (അവലോൺ-എസ്ടി) ഐപി എൻഡ്‌പോയിന്റ് വേരിയന്റ് (DUT). ഈ ഘടകം സ്വീകരിച്ച TLP ഡാറ്റയെ SR-IOV ആപ്ലിക്കേഷനിലേക്ക് നയിക്കുന്നു.
• SR-IOV ആപ്ലിക്കേഷൻ (APPS) ഘടകം, PCI എക്സ്പ്രസ് TLP-കൾക്കിടയിൽ ആവശ്യമായ വിവർത്തനം നടത്തുകയും ഓൺ-ചിപ്പ് മെമ്മറിയിലേക്ക് ലളിതമായ Avalon-ST എഴുതുകയും വായിക്കുകയും ചെയ്യുന്നു. SR-IOV APPS ഘടകത്തിന്, ഒരു മെമ്മറി റീഡ് TLP ഡാറ്റ ഉപയോഗിച്ച് ഒരു പൂർത്തീകരണം സൃഷ്ടിക്കും.
  • ഒരു SR-IOV ഡിസൈനിനായി മുൻampഒരു PF-ന് രണ്ട് PF-കളും 32 VF-കളും ഉള്ളതിനാൽ, 66 മെമ്മറി ലൊക്കേഷനുകൾ ഉണ്ട്.ampഎനിക്ക് ആക്സസ് ചെയ്യാൻ കഴിയും. രണ്ട് PF-കൾക്ക് രണ്ട് മെമ്മറി ലൊക്കേഷനുകൾ ആക്‌സസ് ചെയ്യാൻ കഴിയും, അതേസമയം 64 VF-കൾക്ക് (2 x 32) 64 മെമ്മറി ലൊക്കേഷനുകൾ ആക്‌സസ് ചെയ്യാൻ കഴിയും.
• ഒരു റീസെറ്റ് റിലീസ് ഐപി.
  സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് SR-IOV ഡിസൈൻ മുൻനിർമ്മിക്കുന്നുampടാർഗെറ്റ് എൻഡ്‌പോയിന്റുമായി ഇന്റർഫേസ് ചെയ്യുന്നതിന് le, റൂട്ട് പോർട്ട് BFM.

ചിത്രം 5. പ്ലാറ്റ്ഫോം ഡിസൈനറിനായുള്ള ബ്ലോക്ക് ഡയഗ്രം SR-IOV 1×16 ഡിസൈൻ എക്സ്ampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ചിത്രം 6. പ്ലാറ്റ്ഫോം ഡിസൈനറിനായുള്ള ബ്ലോക്ക് ഡയഗ്രം SR-IOV 2×8 ഡിസൈൻ എക്സ്ampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ടെസ്റ്റ് പ്രോഗ്രാം 2 PF-കളിലും 32 VF-കളിലും ഉള്ള ഓൺ-ചിപ്പ് മെമ്മറിയിലെ അതേ സ്ഥലത്ത് നിന്ന് ഒരു PF-ൽ ഡാറ്റ എഴുതുകയും വായിക്കുകയും ചെയ്യുന്നു. ഇത് പ്രതീക്ഷിച്ച ഡാറ്റയുമായി താരതമ്യം ചെയ്യുന്നു
ഫലമായി. പിശകുകളൊന്നും സംഭവിച്ചില്ലെങ്കിൽ, "വിജയകരമായ പൂർത്തീകരണം കാരണം സിമുലേഷൻ നിർത്തി" എന്ന് ടെസ്റ്റ് റിപ്പോർട്ട് ചെയ്യുന്നു.
SR-IOV ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന കോൺഫിഗറേഷനുകളെ പിന്തുണയ്ക്കുന്നു:

• Gen4 x16 അവസാന പോയിന്റ്
• Gen3 x16 അവസാന പോയിന്റ്
• Gen4 x8x8 എൻഡ്‌പോയിന്റ്
• Gen3 x8x8 എൻഡ്‌പോയിന്റ്

ചിത്രം 7. PCI എക്സ്പ്രസ് 1×16 ഡിസൈൻ എക്സിനായി SR-IOV ഉള്ള P-Tile Avalon-ST-നുള്ള പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം ഉള്ളടക്കംample

ചിത്രം 8. PCI എക്സ്പ്രസ് 2×8 ഡിസൈൻ എക്സിനായി SR-IOV ഉള്ള P-Tile Avalon-ST-നുള്ള പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം ഉള്ളടക്കംample

ദ്രുത ആരംഭ ഗൈഡ്

Intel Quartus Prime സോഫ്‌റ്റ്‌വെയർ ഉപയോഗിച്ച്, നിങ്ങൾക്ക് ഒരു പ്രോഗ്രാം ചെയ്‌ത I/O (PIO) ഡിസൈൻ എക്‌സിampPCI Express* IP കോറിനുള്ള Intel FPGA P-Tile Avalon-ST ഹാർഡ് ഐപി. സൃഷ്ടിച്ച ഡിസൈൻ എക്സിampനിങ്ങൾ വ്യക്തമാക്കുന്ന പാരാമീറ്ററുകൾ le പ്രതിഫലിപ്പിക്കുന്നു. പിഐഒ മുൻample ഒരു ഹോസ്റ്റ് പ്രോസസറിൽ നിന്ന് ടാർഗെറ്റ് ഉപകരണത്തിലേക്ക് ഡാറ്റ കൈമാറുന്നു. ലോ ബാൻഡ് വിഡ്ത്ത് ആപ്ലിക്കേഷനുകൾക്ക് ഇത് അനുയോജ്യമാണ്. ഈ ഡിസൈൻ മുൻample യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും ഇത് ആവശ്യമാണ്. കംപൈൽ ചെയ്ത ഡിസൈൻ നിങ്ങളുടെ FPGA ഡെവലപ്‌മെന്റ് ബോർഡിലേക്ക് ഡൗൺലോഡ് ചെയ്യാം. ഇഷ്‌ടാനുസൃത ഹാർഡ്‌വെയറിലേക്ക് ഡൗൺലോഡ് ചെയ്യാൻ, Intel Quartus Prime ക്രമീകരണങ്ങൾ അപ്‌ഡേറ്റ് ചെയ്യുക File (.qsf) ശരിയായ പിൻ അസൈൻമെന്റുകൾക്കൊപ്പം . ചിത്രം 9. രൂപകല്പനയുടെ വികസന ഘട്ടങ്ങൾ Example

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു
2.1. ഡയറക്ടറി ഘടന
ചിത്രം 10. ജനറേറ്റഡ് ഡിസൈനിനുള്ള ഡയറക്ടറി ഘടന Example

2.2 ഡിസൈൻ എക്സി ജനറേറ്റുചെയ്യുന്നുample
ചിത്രം 11. നടപടിക്രമം

1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ, ഒരു പുതിയ പ്രോജക്‌റ്റ് സൃഷ്‌ടിക്കുക (File ➤ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്).
2. ഡയറക്ടറി, പേര്, ടോപ്പ് ലെവൽ എന്റിറ്റി എന്നിവ വ്യക്തമാക്കുക.
3. പ്രോജക്റ്റ് തരത്തിന്, ഡിഫോൾട്ട് മൂല്യം, ശൂന്യമായ പ്രോജക്റ്റ് അംഗീകരിക്കുക. അടുത്തത് ക്ലിക്ക് ചെയ്യുക.
4. കൂട്ടിച്ചേർക്കലിനായി Fileഅടുത്തത് ക്ലിക്ക് ചെയ്യുക.
5. കുടുംബത്തിന് കീഴിലുള്ള കുടുംബം, ഉപകരണം, ബോർഡ് ക്രമീകരണങ്ങൾ എന്നിവയ്ക്കായി, Intel Agilex അല്ലെങ്കിൽ Intel Stratix 10 തിരഞ്ഞെടുക്കുക.
6. അവസാന ഘട്ടത്തിൽ നിങ്ങൾ Intel Stratix 10 തിരഞ്ഞെടുത്തെങ്കിൽ, ഡിവൈസ് പുൾ-ഡൗൺ മെനുവിൽ Stratix 10 DX തിരഞ്ഞെടുക്കുക.
7. നിങ്ങളുടെ ഡിസൈനിനായി ടാർഗെറ്റ് ഉപകരണം തിരഞ്ഞെടുക്കുക.
8. പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക.
9. ഐപി കാറ്റലോഗിൽ പിസിഐ എക്സ്പ്രസിനായി ഇന്റൽ പി-ടൈൽ അവലോൺ-എസ്ടി ഹാർഡ് ഐപി കണ്ടെത്തി ചേർക്കുക.
10. പുതിയ ഐപി വേരിയന്റ് ഡയലോഗ് ബോക്സിൽ, നിങ്ങളുടെ ഐപിക്ക് ഒരു പേര് നൽകുക. സൃഷ്ടിക്കുക ക്ലിക്ക് ചെയ്യുക.
11. ടോപ്പ്-ലെവൽ ക്രമീകരണങ്ങളിലും PCIe* ക്രമീകരണ ടാബുകളിലും, നിങ്ങളുടെ IP വ്യതിയാനത്തിനായുള്ള പാരാമീറ്ററുകൾ വ്യക്തമാക്കുക. നിങ്ങൾ SR-IOV ഡിസൈൻ ഉപയോഗിക്കുകയാണെങ്കിൽ മുൻampലെ, SR-IOV പ്രവർത്തനക്ഷമമാക്കാൻ ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ചെയ്യുക:
    എ. PCIe* PCI Express / PCI കഴിവുകൾ ടാബിന് കീഴിലുള്ള PCIe* ഉപകരണ ടാബിൽ, ഒന്നിലധികം ഫിസിക്കൽ ഫംഗ്‌ഷനുകൾ പ്രവർത്തനക്ഷമമാക്കുക എന്ന ബോക്‌സ് ചെക്കുചെയ്യുക.
    ബി. PCIe* Multifunction, SR-IOV സിസ്റ്റം ക്രമീകരണങ്ങൾ ടാബിൽ, SR-IOV പിന്തുണ പ്രവർത്തനക്ഷമമാക്കുക എന്ന ബോക്‌സിൽ ചെക്ക് ചെയ്‌ത് PF-കളുടെയും VF-കളുടെയും എണ്ണം വ്യക്തമാക്കുക. x8 കോൺഫിഗറേഷനുകൾക്കായി, ഒന്നിലധികം ഫിസിക്കൽ ഫംഗ്‌ഷനുകൾ പ്രവർത്തനക്ഷമമാക്കുക, PCIe0, PCIe1 ടാബുകൾക്കായി SR-IOV പിന്തുണ പ്രവർത്തനക്ഷമമാക്കുക എന്നീ ബോക്സുകൾ പരിശോധിക്കുക.
    സി. PCIe* MSI-X ടാബിൽ PCIe* PCI Express / PCI കഴിവുകൾ ടാബിന് കീഴിലുള്ള, MSI-X ഫീച്ചർ ആവശ്യാനുസരണം പ്രവർത്തനക്ഷമമാക്കുക.
    ഡി. PCIe* അടിസ്ഥാന വിലാസ രജിസ്റ്ററുകൾ ടാബിൽ, PF-നും VF-നും വേണ്ടി BAR0 പ്രവർത്തനക്ഷമമാക്കുക.
    ഇ. മറ്റ് പാരാമീറ്റർ ക്രമീകരണങ്ങൾ ഈ ഡിസൈൻ മുൻ പിന്തുണയ്ക്കുന്നില്ലample.
12. എക്സിയിൽample ഡിസൈൻസ് ടാബ്, ഇനിപ്പറയുന്ന തിരഞ്ഞെടുക്കലുകൾ നടത്തുക:
    എ. ഉദാampലെ ഡിസൈൻ Files, സിമുലേഷൻ, സിന്തസിസ് ഓപ്ഷനുകൾ ഓണാക്കുക.
    നിങ്ങൾക്ക് ഈ സിമുലേഷനോ സിന്തസിസോ ആവശ്യമില്ലെങ്കിൽ files, അനുബന്ധ ഓപ്‌ഷൻ(കൾ) ഓഫാക്കിയാൽ എക്‌സൈസ് ഗണ്യമായി കുറയുന്നുampലെ ഡിസൈൻ ജനറേഷൻ സമയം.
    ബി. ജനറേറ്റഡ് എച്ച്ഡിഎൽ ഫോർമാറ്റിനായി, നിലവിലെ പതിപ്പിൽ വെരിലോഗ് മാത്രമേ ലഭ്യമാകൂ.
    സി. ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിനായി, Intel Stratix 10 DX P-Tile ES1 FPGA ഡെവലപ്‌മെന്റ് കിറ്റ്, Intel Stratix 10 DX P-Tile പ്രൊഡക്ഷൻ FPGA ഡെവലപ്‌മെന്റ് കിറ്റ് അല്ലെങ്കിൽ Intel Agilex F-Series P-Tile ES0 FPGA ഡെവലപ്‌മെന്റ് കിറ്റ് എന്നിവ തിരഞ്ഞെടുക്കുക.
    13. ജനറേറ്റ് എക്‌സ് തിരഞ്ഞെടുക്കുകampഒരു ഡിസൈൻ സൃഷ്ടിക്കാൻ le ഡിസൈൻ മുൻampനിങ്ങൾക്ക് അനുകരിക്കാനും ഹാർഡ്‌വെയറിലേക്ക് ഡൗൺലോഡ് ചെയ്യാനും കഴിയും. നിങ്ങൾ പി-ടൈൽ ഡെവലപ്‌മെന്റ് ബോർഡുകളിലൊന്ന് തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, ഉപകരണങ്ങൾ വ്യത്യസ്‌തമാണെങ്കിൽ, ആ ബോർഡിലെ ഉപകരണം ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റിൽ മുമ്പ് തിരഞ്ഞെടുത്ത ഉപകരണത്തെ പുനരാലേഖനം ചെയ്യുന്നു. നിങ്ങളുടെ മുൻ വ്യക്തിയുടെ ഡയറക്ടറി വ്യക്തമാക്കാൻ പ്രോംപ്റ്റ് ആവശ്യപ്പെടുമ്പോൾampലെ ഡിസൈൻ, നിങ്ങൾക്ക് ഡിഫോൾട്ട് ഡയറക്‌ടറി സ്വീകരിക്കാം, ./intel_pcie_ptile_ast_0_example_design, അല്ലെങ്കിൽ മറ്റൊരു ഡയറക്ടറി തിരഞ്ഞെടുക്കുക.
    ചിത്രം 12. Exampലെ ഡിസൈൻസ് ടാബ്
    
13. പൂർത്തിയാക്കുക ക്ലിക്ക് ചെയ്യുക. നിങ്ങളുടെ .ip സംരക്ഷിക്കാം file ആവശ്യപ്പെടുമ്പോൾ, എന്നാൽ അത് എക്‌സ് ഉപയോഗിക്കാൻ കഴിയണമെന്നില്ലampലെ ഡിസൈൻ.
14. മുൻ തുറക്കുകampലെ ഡിസൈൻ പദ്ധതി.
15. മുൻ കംപൈൽ ചെയ്യുകamp.sof സൃഷ്ടിക്കുന്നതിനുള്ള le ഡിസൈൻ പ്രോജക്റ്റ് file പൂർണ്ണമായ മുൻampലെ ഡിസൈൻ. ഈ file ഹാർഡ്‌വെയർ പരിശോധന നടത്താൻ നിങ്ങൾ ഒരു ബോർഡിലേക്ക് ഡൗൺലോഡ് ചെയ്യുന്നത് ഇതാണ്.
16. നിങ്ങളുടെ മുൻ അടയ്ക്കുകampലെ ഡിസൈൻ പദ്ധതി.
    ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റിൽ നിങ്ങൾക്ക് PCIe പിൻ അലോക്കേഷനുകൾ മാറ്റാൻ കഴിയില്ലെന്നത് ശ്രദ്ധിക്കുക. എന്നിരുന്നാലും, പിസിബി റൂട്ടിംഗ് എളുപ്പമാക്കാൻ, നിങ്ങൾക്ക് അഡ്വാൻ എടുക്കാംtagഈ ഐപി പിന്തുണയ്ക്കുന്ന ലെയ്ൻ റിവേഴ്സൽ, പോളാരിറ്റി ഇൻവേർഷൻ ഫീച്ചറുകളുടെ ഇ.

2.3 ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ample
സിമുലേഷൻ സജ്ജീകരണത്തിൽ ഇനിപ്പറയുന്നതിൽ കാണിച്ചിരിക്കുന്നതുപോലെ പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി ഫോർ പിസിഐഇ (ഡിയുടി) പ്രയോഗിക്കുന്നതിന് റൂട്ട് പോർട്ട് ബസ് ഫങ്ഷണൽ മോഡൽ (ബിഎഫ്എം) ഉപയോഗിക്കുന്നത് ഉൾപ്പെടുന്നു.
ചിത്രം.
ചിത്രം 13. PIO ഡിസൈൻ എക്സിampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ടെസ്റ്റ് ബെഞ്ചിനെക്കുറിച്ചും അതിലെ മൊഡ്യൂളുകളെക്കുറിച്ചും കൂടുതൽ വിവരങ്ങൾക്ക്, പേജ് 15-ലെ ടെസ്റ്റ് ബെഞ്ച് കാണുക.
ഇനിപ്പറയുന്ന ഫ്ലോ ഡയഗ്രം മുൻ ഡിസൈൻ അനുകരിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ കാണിക്കുന്നുampLe:
ചിത്രം 14. നടപടിക്രമം

1.  ടെസ്റ്റ്ബെഞ്ച് സിമുലേഷൻ ഡയറക്ടറിയിലേക്ക് മാറ്റുക, /pcie_ed_tb/pcie_ed_tb/sim/ /സിമുലേറ്റർ.
2. നിങ്ങൾക്ക് ഇഷ്ടമുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. താഴെയുള്ള പട്ടിക നോക്കുക.
3. ഫലങ്ങൾ വിശകലനം ചെയ്യുക.

കുറിപ്പ്: പി-ടൈൽ സമാന്തര പൈപ്പ് സിമുലേഷനുകളെ പിന്തുണയ്ക്കുന്നില്ല.
പട്ടിക 1. സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ

സിമുലേറ്റർ	പ്രവർത്തന ഡയറക്ടറി	നിർദ്ദേശങ്ങൾ
മോഡൽസിം* SE, സീമെൻസ്* EDA QuestaSim*- ഇന്റൽ FPGA പതിപ്പ്	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/mentor/	1. vsim ഇൻവോക്ക് ചെയ്യുക (നിങ്ങൾക്ക് ഇനിപ്പറയുന്ന കമാൻഡുകൾ പ്രവർത്തിപ്പിക്കാൻ കഴിയുന്ന ഒരു കൺസോൾ വിൻഡോ കൊണ്ടുവരുന്ന vsim എന്ന് ടൈപ്പുചെയ്യുന്നതിലൂടെ). 2. msim_setup.tcl ചെയ്യുക കുറിപ്പ്: പകരമായി, ഘട്ടങ്ങൾ 1, 2 എന്നിവ ചെയ്യുന്നതിനുപകരം, നിങ്ങൾക്ക് ടൈപ്പ് ചെയ്യാം: vsim -c -do msim_setup.tcl. 3. ld_debug 4. ഓടുക -എല്ലാം 5. വിജയകരമായ ഒരു സിമുലേഷൻ അവസാനിക്കുന്നത് ഇനിപ്പറയുന്ന സന്ദേശത്തോടെയാണ്, "വിജയകരമായ പൂർത്തീകരണം കാരണം സിമുലേഷൻ നിർത്തി!"
VCS*	<example_design>/pcie_ed_tb/ pcie_ed_tb/sim/synopsys/vcs	1. ടൈപ്പ് sh vcs_setup.sh USER_DEFINED_COMPILE_OPTIONS=”” USER_DEFINED_ELAB_OPTIONS=”-xlrm\ uniq_prior_final” USER_DEFINED_SIM_OPTIONS=””
തുടർന്നു…

സിമുലേറ്റർ	പ്രവർത്തന ഡയറക്ടറി	നിർദ്ദേശങ്ങൾ
		ശ്രദ്ധിക്കുക: മുകളിലുള്ള കമാൻഡ് ഒരു ഒറ്റ വരി കമാൻഡ് ആണ്. 2. വിജയകരമായ ഒരു സിമുലേഷൻ അവസാനിക്കുന്നത് ഇനിപ്പറയുന്ന സന്ദേശത്തോടെയാണ്, "വിജയകരമായ പൂർത്തീകരണം കാരണം സിമുലേഷൻ നിർത്തി!" ശ്രദ്ധിക്കുക: ഇന്ററാക്ടീവ് മോഡിൽ ഒരു സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിന്, ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ഉപയോഗിക്കുക: (നിങ്ങൾ ഇതിനകം തന്നെ നോൺ-ഇന്ററാക്ടീവ് മോഡിൽ എക്സിക്യൂട്ടബിൾ simv സൃഷ്ടിച്ചിട്ടുണ്ടെങ്കിൽ, simv, simv.diadir എന്നിവ ഇല്ലാതാക്കുക) 1. vcs_setup.sh തുറക്കുക file കൂടാതെ VCS കമാൻഡിലേക്ക് ഒരു ഡീബഗ് ഓപ്ഷൻ ചേർക്കുക: vcs -debug_access+r 2. ഡിസൈൻ കംപൈൽ ചെയ്യുകample: sh vcs_setup.sh USER_DEFINED_ELAB_OPTIONS=”- xlrm\ uniq_prior_final” SKIP_SIM=1 3. ഇന്ററാക്ടീവ് മോഡിൽ സിമുലേഷൻ ആരംഭിക്കുക: simv -gui &

ഈ ടെസ്റ്റ്ബെഞ്ച് ഒരു Gen4 x16 വേരിയന്റിലേക്ക് അനുകരിക്കുന്നു.
പിശകുകളൊന്നും സംഭവിച്ചില്ലെങ്കിൽ, "വിജയകരമായ പൂർത്തീകരണം കാരണം സിമുലേഷൻ നിർത്തി" എന്ന് സിമുലേഷൻ റിപ്പോർട്ട് ചെയ്യുന്നു.
2.3.1. ടെസ്റ്റ് ബെഞ്ച്
കോൺഫിഗറേഷനും മെമ്മറി ഇടപാടുകളും ആരംഭിക്കുന്നതിന് ടെസ്റ്റ്ബെഞ്ച് ഒരു ടെസ്റ്റ് ഡ്രൈവർ മൊഡ്യൂൾ, altpcietb_bfm_rp_gen4_x16.sv ഉപയോഗിക്കുന്നു. ആരംഭത്തിൽ, റൂട്ട് പോർട്ട്, എൻഡ്‌പോയിന്റ് കോൺഫിഗറേഷൻ സ്‌പേസ് രജിസ്‌റ്ററുകളിൽ നിന്നുള്ള വിവരങ്ങൾ ടെസ്റ്റ് ഡ്രൈവർ മൊഡ്യൂൾ പ്രദർശിപ്പിക്കുന്നു, അതുവഴി പാരാമീറ്റർ എഡിറ്റർ ഉപയോഗിച്ച് നിങ്ങൾ വ്യക്തമാക്കിയ പരാമീറ്ററുകളുമായി നിങ്ങൾക്ക് പരസ്പര ബന്ധമുണ്ടാകും.
മുൻampപിസിഐഇയ്‌ക്കുള്ള പി-ടൈൽ ഐപിയ്‌ക്കായി നിങ്ങൾ തിരഞ്ഞെടുക്കുന്ന കോൺഫിഗറേഷനെ അടിസ്ഥാനമാക്കി le ഡിസൈനും ടെസ്റ്റ്ബെഞ്ചും ചലനാത്മകമായി ജനറേറ്റുചെയ്യുന്നു. ഇന്റൽ ക്വാർട്ടസ് പ്രൈമിലെ പാരാമീറ്റർ എഡിറ്ററിൽ നിങ്ങൾ വ്യക്തമാക്കുന്ന പാരാമീറ്ററുകൾ ടെസ്റ്റ്ബെഞ്ച് ഉപയോഗിക്കുന്നു. സീരിയൽ പിസിഐ എക്സ്പ്രസ് ഇന്റർഫേസ് ഉപയോഗിച്ച് ഈ ടെസ്റ്റ്ബെഞ്ച് ഒരു × 16 പിസിഐ എക്സ്പ്രസ് ലിങ്ക് വരെ അനുകരിക്കുന്നു. ടെസ്റ്റ്ബെഞ്ച് ഡിസൈൻ ഒരു സമയം ഒന്നിലധികം പിസിഐ എക്സ്പ്രസ് ലിങ്കുകൾ അനുകരിക്കാൻ അനുവദിക്കുന്നു. ഇനിപ്പറയുന്ന ചിത്രം ഒരു ഉയർന്ന തലം അവതരിപ്പിക്കുന്നു view PIO ഡിസൈൻ എക്സിample.
ചിത്രം 15. PIO ഡിസൈൻ എക്സിampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

ടെസ്റ്റ് ബെഞ്ചിന്റെ ഉയർന്ന തലം ഇനിപ്പറയുന്ന പ്രധാന മൊഡ്യൂളുകൾ സ്ഥാപിക്കുന്നു:

• altpcietb_bfm_rp_gen4x16.sv —ഇതാണ് റൂട്ട് പോർട്ട് PCIe BFM.
  //ഡയറക്‌ടറി പാത
  /intel_pcie_ptile_ast_0_example_design/pcie_ed_tb/ip/
  pcie_ed_tb/dut_pcie_tb_ip/intel_pcie_ptile_tbed_ /സിം
• pcie_ed_dut.ip: നിങ്ങൾ വ്യക്തമാക്കുന്ന പരാമീറ്ററുകളുള്ള എൻഡ്‌പോയിന്റ് ഡിസൈൻ ഇതാണ്.
  //ഡയറക്‌ടറി പാത
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_pio0.ip: ഈ മൊഡ്യൂൾ PIO ഡിസൈൻ എക്സിയുടെ ഒരു ലക്ഷ്യവും ഇടപാടുകളുടെ തുടക്കക്കാരനുമാണ്ample.
  //ഡയറക്‌ടറി പാത
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed
• pcie_ed_sriov0.ip: ഈ മൊഡ്യൂൾ SR-IOV ഡിസൈൻ എക്സിയുടെ ഒരു ലക്ഷ്യവും ഇടപാടുകളുടെ തുടക്കക്കാരനുമാണ്ample.
  //ഡയറക്‌ടറി പാത
  /intel_pcie_ptile_ast_0_example_design/ip/pcie_ed

ചിത്രം 16. SR-IOV ഡിസൈൻ എക്സിampലെ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്

കൂടാതെ, ടെസ്റ്റ് ബെഞ്ചിന് ഇനിപ്പറയുന്ന ജോലികൾ ചെയ്യുന്ന ദിനചര്യകളുണ്ട്:

• ആവശ്യമായ ആവൃത്തിയിൽ എൻഡ് പോയിന്റിനായി റഫറൻസ് ക്ലോക്ക് സൃഷ്ടിക്കുന്നു.
• ആരംഭത്തിൽ ഒരു പിസിഐ എക്സ്പ്രസ് റീസെറ്റ് നൽകുന്നു.

റൂട്ട് പോർട്ട് BFM-നെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക്, PCI എക്സ്പ്രസ് ഉപയോക്തൃ ഗൈഡിനായി Intel FPGA P-Tile Avalon സ്ട്രീമിംഗ് IP-യുടെ TestBench ചാപ്റ്റർ കാണുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
PCI എക്സ്പ്രസ് ഉപയോക്തൃ ഗൈഡിനായി Intel FPGA P-Tile Avalon സ്ട്രീമിംഗ് IP
2.3.1.1. ടെസ്റ്റ് ഡ്രൈവർ മൊഡ്യൂൾ
ടെസ്റ്റ് ഡ്രൈവർ മൊഡ്യൂൾ, intel_pcie_ptile_tbed_hwtcl.v, ടോപ്‌ലെവൽ BFM,altpcietb_bfm_top_rp.v.
ഉയർന്ന തലത്തിലുള്ള BFM ഇനിപ്പറയുന്ന ജോലികൾ പൂർത്തിയാക്കുന്നു:

1. ഡ്രൈവറെയും മോണിറ്ററിനെയും തൽക്ഷണം ചെയ്യുന്നു.
2. റൂട്ട് പോർട്ട് BFM തൽക്ഷണം ചെയ്യുന്നു.
3. സീരിയൽ ഇന്റർഫേസ് തൽക്ഷണം ചെയ്യുന്നു.

കോൺഫിഗറേഷൻ മൊഡ്യൂൾ, altpcietb_g3bfm_configure.v, ഇനിപ്പറയുന്ന ജോലികൾ ചെയ്യുന്നു:

1. ബാറുകൾ കോൺഫിഗർ ചെയ്യുകയും അസൈൻ ചെയ്യുകയും ചെയ്യുന്നു.
2. റൂട്ട് പോർട്ടും എൻഡ് പോയിന്റും കോൺഫിഗർ ചെയ്യുന്നു.
3. സമഗ്രമായ കോൺഫിഗറേഷൻ സ്പേസ്, BAR, MSI, MSI-X, AER ക്രമീകരണങ്ങൾ പ്രദർശിപ്പിക്കുന്നു.

2.3.1.2. PIO ഡിസൈൻ എക്സിampലെ ടെസ്റ്റ്ബെഞ്ച്

ചുവടെയുള്ള ചിത്രം PIO ഡിസൈൻ മുൻ കാണിക്കുന്നുampലെ സിമുലേഷൻ ഡിസൈൻ ശ്രേണി. PIO ഡിസൈനിനായുള്ള ടെസ്റ്റുകൾ മുൻample എന്നത് apps_type_hwtcl എന്ന പരാമീറ്റർ ഉപയോഗിച്ച് നിർവചിച്ചിരിക്കുന്നു
3. ഈ പാരാമീറ്റർ മൂല്യത്തിന് കീഴിൽ പ്രവർത്തിക്കുന്ന ടെസ്റ്റുകൾ ebfm_cfg_rp_ep_rootport, find_mem_bar, downstream_loop എന്നിവയിൽ നിർവ്വചിച്ചിരിക്കുന്നു.
ചിത്രം 17. PIO ഡിസൈൻ Exampലെ സിമുലേഷൻ ഡിസൈൻ ശ്രേണി

ടെസ്റ്റ്ബെഞ്ച് ലിങ്ക് പരിശീലനത്തോടെ ആരംഭിക്കുന്നു, തുടർന്ന് എണ്ണിക്കലിനുള്ള ഐപിയുടെ കോൺഫിഗറേഷൻ സ്പേസ് ആക്സസ് ചെയ്യുന്നു. downstream_loop എന്ന് വിളിക്കുന്ന ഒരു ടാസ്ക്ക് (റൂട്ട് പോർട്ടിൽ നിർവചിച്ചിരിക്കുന്നു
PCIe BFM altpcietb_bfm_rp_gen4_x16.sv) തുടർന്ന് PCIe ലിങ്ക് ടെസ്റ്റ് നടത്തുന്നു. ഈ ടെസ്റ്റ് ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ഉൾക്കൊള്ളുന്നു:

1. എൻഡ്‌പോയിന്റിന് പിന്നിലെ ഓൺ-ചിപ്പ് മെമ്മറിയിലേക്ക് ഡാറ്റയുടെ ഒരൊറ്റ ദ്വോൾഡ് എഴുതാൻ മെമ്മറി റൈറ്റ് കമാൻഡ് നൽകുക.
2. ഓൺ-ചിപ്പ് മെമ്മറിയിൽ നിന്ന് ഡാറ്റ തിരികെ വായിക്കാൻ മെമ്മറി റീഡ് കമാൻഡ് നൽകുക.
3. റീഡ് ഡാറ്റയും റൈറ്റ് ഡാറ്റയും താരതമ്യം ചെയ്യുക. അവ പൊരുത്തപ്പെടുന്നുവെങ്കിൽ, ടെസ്റ്റ് ഇത് ഒരു പാസായി കണക്കാക്കുന്നു.
4. 1 ആവർത്തനങ്ങൾക്കായി 2, 3, 10 ഘട്ടങ്ങൾ ആവർത്തിക്കുക.

ആദ്യത്തെ മെമ്മറി റൈറ്റിംഗ് നടക്കുന്നത് 219 നമ്മിലാണ്. പിസിഐഇയ്‌ക്കായുള്ള പി-ടൈൽ ഹാർഡ് ഐപിയുടെ അവലോൺ-എസ്‌ടി ആർഎക്‌സ് ഇന്റർഫേസിൽ ഒരു മെമ്മറി റീഡ് ചെയ്‌തിരിക്കുന്നു. Avalon-ST TX ഇന്റർഫേസിൽ മെമ്മറി റീഡ് അഭ്യർത്ഥനയ്ക്ക് തൊട്ടുപിന്നാലെ പൂർത്തിയാക്കൽ TLP ദൃശ്യമാകുന്നു.
2.3.1.3. SR-IOV ഡിസൈൻ എക്സിampലെ ടെസ്റ്റ്ബെഞ്ച്
ചുവടെയുള്ള ചിത്രം SR-IOV ഡിസൈൻ മുൻ കാണിക്കുന്നുampലെ സിമുലേഷൻ ഡിസൈൻ ശ്രേണി. SR-IOV ഡിസൈനിനായുള്ള ടെസ്റ്റുകൾ മുൻampsriov_test എന്ന ടാസ്‌ക് ഉപയോഗിച്ചാണ് le ചെയ്യുന്നത്,
altpcietb_bfm_cfbp.sv-ൽ നിർവചിച്ചിരിക്കുന്നത്.
ചിത്രം 18. SR-IOV ഡിസൈൻ എക്സിampലെ സിമുലേഷൻ ഡിസൈൻ ശ്രേണി

SR-IOV ടെസ്റ്റ്ബെഞ്ച് ഓരോ PF-നും രണ്ട് ഫിസിക്കൽ ഫംഗ്ഷനുകളും (PF-കൾ) 32 വെർച്വൽ ഫംഗ്ഷനുകളും (VFs) പിന്തുണയ്ക്കുന്നു.
ടെസ്റ്റ്ബെഞ്ച് ലിങ്ക് പരിശീലനത്തോടെ ആരംഭിക്കുന്നു, തുടർന്ന് എണ്ണിക്കലിനുള്ള ഐപിയുടെ കോൺഫിഗറേഷൻ സ്പേസ് ആക്സസ് ചെയ്യുന്നു. അതിനുശേഷം, ഇത് ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ ചെയ്യുന്നു:

1. ഒരു പിഎഫിലേക്ക് മെമ്മറി റൈറ്റ് അഭ്യർത്ഥന അയയ്‌ക്കുക, തുടർന്ന് അതേ ഡാറ്റ താരതമ്യത്തിനായി തിരികെ വായിക്കാൻ മെമ്മറി റീഡ് അഭ്യർത്ഥനയും അയയ്ക്കുക. റീഡ് ഡാറ്റ റൈറ്റ് ഡാറ്റയുമായി പൊരുത്തപ്പെടുന്നുവെങ്കിൽ, അത്
   ഒരു പാസ്. my_test (altpcietb_bfm_cfbp.v-ൽ നിർവചിച്ചിരിക്കുന്നത്) എന്ന ടാസ്‌ക് ഉപയോഗിച്ചാണ് ഈ പരിശോധന നടത്തുന്നത്. ഓരോ പിഎഫിനും ഈ പരിശോധന രണ്ടുതവണ ആവർത്തിക്കുന്നു.
2. ഒരു VF-ലേക്ക് ഒരു മെമ്മറി റൈറ്റ് അഭ്യർത്ഥന അയയ്‌ക്കുക, തുടർന്ന് അതേ ഡാറ്റ താരതമ്യത്തിനായി തിരികെ വായിക്കാൻ മെമ്മറി റീഡ് അഭ്യർത്ഥനയും അയയ്ക്കുക. റീഡ് ഡാറ്റ റൈറ്റ് ഡാറ്റയുമായി പൊരുത്തപ്പെടുന്നുവെങ്കിൽ, അത്
   ഒരു പാസ്. cfbp_target_test (altpcietb_bfm_cfbp.v-ൽ നിർവചിച്ചിരിക്കുന്നത്) എന്ന ടാസ്‌ക് ഉപയോഗിച്ചാണ് ഈ പരിശോധന നടത്തുന്നത്. ഓരോ VF-നും ഈ പരിശോധന ആവർത്തിക്കുന്നു.

ആദ്യത്തെ മെമ്മറി റൈറ്റിംഗ് നടക്കുന്നത് 263 നമ്മിലാണ്. പിസിഐഇയ്‌ക്കായുള്ള പി-ടൈൽ ഹാർഡ് ഐപിയുടെ PF0-ന്റെ Avalon-ST RX ഇന്റർഫേസിൽ ഒരു മെമ്മറി റീഡ് ചെയ്‌തിരിക്കുന്നു. Avalon-ST TX ഇന്റർഫേസിൽ മെമ്മറി റീഡ് അഭ്യർത്ഥനയ്ക്ക് തൊട്ടുപിന്നാലെ പൂർത്തിയാക്കൽ TLP ദൃശ്യമാകുന്നു.
2.4 ഡിസൈൻ കംപൈൽ ചെയ്യുന്നു Example

1. നാവിഗേറ്റ് ചെയ്യുക /intel_pcie_ptile_ast_0_example_design/ കൂടാതെ pcie_ed.qpf തുറക്കുക.
2. ഇനിപ്പറയുന്ന രണ്ട് ഡെവലപ്‌മെന്റ് കിറ്റുകളിൽ ഒന്ന് നിങ്ങൾ തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, VID-മായി ബന്ധപ്പെട്ട ക്രമീകരണങ്ങൾ .qsf-ൽ ഉൾപ്പെടുത്തിയിട്ടുണ്ട്. file ജനറേറ്റുചെയ്ത രൂപകൽപ്പനയുടെ ഉദാample, നിങ്ങൾ അവ സ്വമേധയാ ചേർക്കേണ്ടതില്ല. ഈ ക്രമീകരണങ്ങൾ ബോർഡ്-നിർദ്ദിഷ്ടമാണെന്ന് ശ്രദ്ധിക്കുക.
   • Intel Stratix 10 DX P-Tile ES1 FPGA ഡവലപ്മെന്റ് കിറ്റ്
   • Intel Stratix 10 DX P-Tile Production FPGA ഡവലപ്മെന്റ് കിറ്റ്
   • Intel Agilex F-Series P-Tile ES0 FPGA ഡവലപ്മെന്റ് കിറ്റ്
3. പ്രോസസ്സിംഗ് മെനുവിൽ, കംപൈലേഷൻ ആരംഭിക്കുക തിരഞ്ഞെടുക്കുക.

2.5 ലിനക്സ് കേർണൽ ഡ്രൈവർ ഇൻസ്റ്റോൾ ചെയ്യുന്നു

നിങ്ങൾ ഡിസൈൻ എക്‌സ് പരീക്ഷിക്കുന്നതിന് മുമ്പ്ampഹാർഡ്‌വെയറിൽ, നിങ്ങൾ Linux കേർണൽ ഇൻസ്റ്റാൾ ചെയ്യണം
ഡ്രൈവർ. ഇനിപ്പറയുന്ന പരിശോധനകൾ നടത്താൻ നിങ്ങൾക്ക് ഈ ഡ്രൈവർ ഉപയോഗിക്കാം:
• 100 എഴുതുകയും വായിക്കുകയും ചെയ്യുന്ന ഒരു PCIe ലിങ്ക് ടെസ്റ്റ്
• മെമ്മറി സ്പേസ് DWORD
വായിക്കുകയും എഴുതുകയും ചെയ്യുന്നു
• കോൺഫിഗറേഷൻ സ്പെയ്സ് DWORD വായിക്കുകയും എഴുതുകയും ചെയ്യുന്നു
(1)
കൂടാതെ, ഇനിപ്പറയുന്ന പാരാമീറ്ററുകളുടെ മൂല്യം മാറ്റാൻ നിങ്ങൾക്ക് ഡ്രൈവർ ഉപയോഗിക്കാം:
• ബാർ ഉപയോഗിക്കുന്നു
• തിരഞ്ഞെടുത്ത ഉപകരണം (ബസ്, ഉപകരണം, ഫംഗ്ഷൻ (BDF) നമ്പറുകൾ വ്യക്തമാക്കുന്നതിലൂടെ
ഉപകരണം)
കേർണൽ ഡ്രൈവർ ഇൻസ്റ്റാൾ ചെയ്യുന്നതിന് ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ പൂർത്തിയാക്കുക:

1. ex എന്നതിന് കീഴിലുള്ള ./software/kernel/linux എന്നതിലേക്ക് നാവിഗേറ്റ് ചെയ്യുകample ഡിസൈൻ ജനറേഷൻ ഡയറക്ടറി.
2. ഇൻസ്റ്റാൾ, ലോഡ്, അൺലോഡ് എന്നിവയിലെ അനുമതികൾ മാറ്റുക files:
   $ chmod 777 ഇൻസ്റ്റാൾ ലോഡ് അൺലോഡ്
3. ഡ്രൈവർ ഇൻസ്റ്റാൾ ചെയ്യുക:
   $ sudo ./install
4. ഡ്രൈവർ ഇൻസ്റ്റാളേഷൻ പരിശോധിക്കുക:
   $ lsmod | grep intel_fpga_pcie_drv
   പ്രതീക്ഷിച്ച ഫലം:
   intel_fpga_pcie_drv 17792 0
5. ലിനക്സ് പിസിഐഇ ഡിസൈൻ മുൻ തിരിച്ചറിയുന്നുണ്ടോയെന്ന് പരിശോധിക്കുകampLe:
   $ lspci -d 1172:000 -v | grep intel_fpga_pcie_drv
   കുറിപ്പ്: നിങ്ങൾ വെണ്ടർ ഐഡി മാറ്റിയിട്ടുണ്ടെങ്കിൽ, ഇന്റലിന്റെ പുതിയ വെണ്ടർ ഐഡി പകരം വയ്ക്കുക
   ഈ കമാൻഡിലെ വെണ്ടർ ഐഡി.
   പ്രതീക്ഷിച്ച ഫലം:
   ഉപയോഗത്തിലുള്ള കേർണൽ ഡ്രൈവർ: intel_fpga_pcie_drv

2.6 ഡിസൈൻ എക്സി പ്രവർത്തിപ്പിക്കുന്നുample
P-Tile Avalon-ST PCIe ഡിസൈനിൽ നിങ്ങൾക്ക് ചെയ്യാൻ കഴിയുന്ന പരീക്ഷണ പ്രവർത്തനങ്ങൾ ഇതാampകുറവ്:

1. ഈ ഉപയോക്തൃ ഗൈഡിലുടനീളം, വേഡ്, DWORD, QWORD എന്നീ പദങ്ങൾക്ക് PCI എക്സ്പ്രസ് ബേസ് സ്പെസിഫിക്കേഷനിൽ ഉള്ള അതേ അർത്ഥമുണ്ട്. ഒരു വാക്ക് 16 ബിറ്റുകളും ഒരു DWORD 32 ബിറ്റുകളും ഒരു QWORD 64 ബിറ്റുകളുമാണ്.

പട്ടിക 2. P-Tile Avalon-ST PCIe ഡിസൈൻ എക്സ് പിന്തുണയ്ക്കുന്ന ടെസ്റ്റ് പ്രവർത്തനങ്ങൾampലെസ്

പ്രവർത്തനങ്ങൾ	ആവശ്യമായ BAR	P-Tile Avalon-ST PCIe Design Ex പിന്തുണയ്ക്കുന്നുample
0: ലിങ്ക് ടെസ്റ്റ് - 100 എഴുതുകയും വായിക്കുകയും ചെയ്യുന്നു	0	അതെ
1: മെമ്മറി സ്പേസ് എഴുതുക	0	അതെ
2: മെമ്മറി സ്പേസ് വായിക്കുക	0	അതെ
3: കോൺഫിഗറേഷൻ സ്പേസ് എഴുതുക	N/A	അതെ
4: കോൺഫിഗറേഷൻ സ്പേസ് വായിക്കുക	N/A	അതെ
5: ബാർ മാറ്റുക	N/A	അതെ
6: ഉപകരണം മാറ്റുക	N/A	അതെ
7: SR-IOV പ്രവർത്തനക്ഷമമാക്കുക	N/A	അതെ (*)
8: നിലവിലെ ഉപകരണത്തിൽ ഉൾപ്പെടുന്ന പ്രവർത്തനക്ഷമമാക്കിയ എല്ലാ വെർച്വൽ ഫംഗ്‌ഷനുകൾക്കുമായി ഒരു ലിങ്ക് ടെസ്റ്റ് നടത്തുക	N/A	അതെ (*)
9: ഡിഎംഎ നടത്തുക	N/A	ഇല്ല
10: പ്രോഗ്രാം ഉപേക്ഷിക്കുക	N/A	അതെ

ശ്രദ്ധിക്കുക: (*) ഈ ടെസ്റ്റ് ഓപ്പറേഷനുകൾ SR-IOV ഡിസൈൻ എക്സി എപ്പോൾ മാത്രമേ ലഭ്യമാകൂample തിരഞ്ഞെടുത്തു.
2.6.1. പിഐഒ ഡിസൈൻ എക്സി പ്രവർത്തിപ്പിക്കുന്നുample

1. ./software/user/ex എന്നതിലേക്ക് നാവിഗേറ്റ് ചെയ്യുകample രൂപകൽപ്പനയ്ക്ക് കീഴിൽ example ഡയറക്ടറി.
2. ഡിസൈൻ കംപൈൽ exampഅപേക്ഷ:
   $ ഉണ്ടാക്കുക
3. ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുക:
   $ sudo ./intel_fpga_pcie_link_test
   നിങ്ങൾക്ക് മാനുവൽ അല്ലെങ്കിൽ ഓട്ടോമാറ്റിക് മോഡിൽ Intel FPGA IP PCIe ലിങ്ക് ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കാൻ കഴിയും. തിരഞ്ഞെടുക്കുക:
   • ഓട്ടോമാറ്റിക് മോഡിൽ, ആപ്ലിക്കേഷൻ യാന്ത്രികമായി ഉപകരണം തിരഞ്ഞെടുക്കുന്നു. വെണ്ടർ ഐഡിയുമായി പൊരുത്തപ്പെടുത്തിക്കൊണ്ട് ഏറ്റവും കുറഞ്ഞ BDF ഉള്ള Intel PCIe ഉപകരണം ടെസ്റ്റ് തിരഞ്ഞെടുക്കുന്നു.
   ലഭ്യമായ ഏറ്റവും കുറഞ്ഞ ബാറും ടെസ്റ്റ് തിരഞ്ഞെടുക്കുന്നു.
   • മാനുവൽ മോഡിൽ, ബസ്, ഉപകരണം, ഫംഗ്‌ഷൻ നമ്പർ, ബാർ എന്നിവയ്ക്കായി ടെസ്റ്റ് നിങ്ങളെ അന്വേഷിക്കുന്നു.
   Intel Stratix 10 DX അല്ലെങ്കിൽ Intel Agilex ഡെവലപ്‌മെന്റ് കിറ്റിനായി, നിങ്ങൾക്ക് ഇത് നിർണ്ണയിക്കാനാകും
   ഇനിപ്പറയുന്ന കമാൻഡ് ടൈപ്പ് ചെയ്തുകൊണ്ട് BDF:
   $ lspci -d 1172:
   4. ഇവിടെ എസ്ampഓട്ടോമാറ്റിക്, മാനുവൽ മോഡുകൾക്കുള്ള le ട്രാൻസ്ക്രിപ്റ്റുകൾ:
   യാന്ത്രിക മോഡ്:

മാനുവൽ മോഡ്:

ബന്ധപ്പെട്ട വിവരങ്ങൾ
പിസിഐഇ ലിങ്ക് ഇൻസ്പെക്ടർ ഓവർview
ഫിസിക്കൽ, ഡാറ്റ ലിങ്ക്, ട്രാൻസാക്ഷൻ ലെയറുകളിൽ ലിങ്ക് നിരീക്ഷിക്കാൻ PCIe ലിങ്ക് ഇൻസ്പെക്ടർ ഉപയോഗിക്കുക.
2.6.2. SR-IOV ഡിസൈൻ എക്സി പ്രവർത്തിപ്പിക്കുന്നുample

എസ്ആർ-ഐഒവി ഡിസൈൻ എക്സ് പരീക്ഷിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ ഇതാampഹാർഡ്‌വെയറിൽ:

1. sudo പ്രവർത്തിപ്പിച്ച് Intel FPGA IP PCIe ലിങ്ക് ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുക./
   intel_fpga_pcie_link_test കമാൻഡ് തുടർന്ന് ഓപ്ഷൻ 1 തിരഞ്ഞെടുക്കുക:
   ഒരു ഉപകരണം സ്വമേധയാ തിരഞ്ഞെടുക്കുക.
2. വെർച്വൽ ഫംഗ്‌ഷനുകൾ അനുവദിച്ചിരിക്കുന്ന ഫിസിക്കൽ ഫംഗ്‌ഷന്റെ BDF നൽകുക.
3. ടെസ്റ്റ് മെനുവിലേക്ക് പോകുന്നതിന് BAR "0" നൽകുക.
4. നിലവിലെ ഉപകരണത്തിനായി SR-IOV പ്രവർത്തനക്ഷമമാക്കാൻ ഓപ്ഷൻ 7 നൽകുക.
5. നിലവിലെ ഉപകരണത്തിനായി പ്രവർത്തനക്ഷമമാക്കേണ്ട വെർച്വൽ ഫംഗ്‌ഷനുകളുടെ എണ്ണം നൽകുക.
   
6. ഫിസിക്കൽ ഫംഗ്‌ഷനുവേണ്ടി അനുവദിച്ചിട്ടുള്ള എല്ലാ പ്രവർത്തനക്ഷമമാക്കിയ വെർച്വൽ ഫംഗ്‌ഷനുമുള്ള ഒരു ലിങ്ക് ടെസ്റ്റ് നടത്താൻ ഓപ്ഷൻ 8 നൽകുക. ലിങ്ക് ടെസ്റ്റ് ആപ്ലിക്കേഷൻ ഓരോന്നിനും ഒരു ഡോർഡ് ഡാറ്റ ഉപയോഗിച്ച് 100 മെമ്മറി റൈറ്റുകൾ ചെയ്യുകയും തുടർന്ന് പരിശോധിക്കുന്നതിനായി ഡാറ്റ തിരികെ വായിക്കുകയും ചെയ്യും. പരിശോധനയുടെ അവസാനം ലിങ്ക് ടെസ്റ്റിൽ പരാജയപ്പെട്ട വെർച്വൽ ഫംഗ്‌ഷനുകളുടെ എണ്ണം ആപ്ലിക്കേഷൻ പ്രിന്റ് ചെയ്യും.
   7. ഒരു പുതിയ ടെർമിനലിൽ, lspci –d 1172: | grep -c “Altera” കമാൻഡ് PF-കളുടെയും VF-കളുടെയും എണ്ണൽ പരിശോധിക്കാൻ. ഫിസിക്കൽ ഫംഗ്‌ഷനുകളുടെയും വെർച്വൽ ഫംഗ്‌ഷനുകളുടെയും എണ്ണത്തിന്റെ ആകെത്തുകയാണ് പ്രതീക്ഷിക്കുന്ന ഫലം.

പിസിഐ എക്സ്പ്രസ് ഡിസൈനിനുള്ള പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി

Example യൂസർ ഗൈഡ് ആർക്കൈവ്സ്

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	ഉപയോക്തൃ ഗൈഡ്
21.2	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്
20.3	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്
20.2	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്
20.1	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്
19.4	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്
19.1.1	പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് ഐപി പിസിഐ എക്സ്പ്രസ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ഐഎസ്ഒ
9001:2015
രജിസ്റ്റർ ചെയ്തു

ഇന്റൽ പി-ടൈൽ അവലോണിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രം

പിസിഐഇ ഡിസൈൻ എക്സിനായി സ്ട്രീമിംഗ് ഹാർഡ് ഐപിampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
2021.10.04	21.3	6.0.0	SR-IOV ഡിസൈൻ എക്സിനായി പിന്തുണയ്ക്കുന്ന കോൺഫിഗറേഷനുകൾ മാറ്റിampസിംഗിൾ റൂട്ട് I/O വെർച്വലൈസേഷനായുള്ള (SR-IOV) ഡിസൈൻ എക്‌സിയുടെ പ്രവർത്തന വിവരണത്തിൽ le Gen3 x16 EP, Gen4 x16 EP മുതൽ Gen3 x8 EP, Gen4 x8 EP എന്നിവയിലേക്ക്ampലെ വിഭാഗം. ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഡിഎക്‌സ് പി-ടൈൽ പ്രൊഡക്ഷൻ എഫ്‌പിജിഎ ഡെവലപ്‌മെന്റ് കിറ്റിനുള്ള പിന്തുണ ഡിസൈൻ എക്‌സ് ജനറേറ്റിംഗിലേക്ക് ചേർത്തു.ampലെ വിഭാഗം.
2021.07.01	21.2	5.0.0	PIO, SR-IOV ഡിസൈൻ എക്സിക്ക് വേണ്ടിയുള്ള സിമുലേഷൻ തരംഗരൂപങ്ങൾ നീക്കം ചെയ്തുampഡിസൈൻ എക്സ് സിമുലേറ്റിംഗ് എന്ന വിഭാഗത്തിൽ നിന്നുള്ള lesample. വിഭാഗത്തിൽ BDF പ്രദർശിപ്പിക്കുന്നതിന് കമാൻഡ് അപ്ഡേറ്റ് ചെയ്തു പിഐഒ ഡിസൈൻ എക്സി പ്രവർത്തിപ്പിക്കുന്നുample.
2020.10.05	20.3	3.1.0	അവലോൺ സ്ട്രീമിംഗ് ഡിസൈൻ മുൻ മുതൽ രജിസ്റ്ററുകൾ വിഭാഗം നീക്കം ചെയ്തുampലെസിന് നിയന്ത്രണ രജിസ്റ്ററില്ല.
2020.07.10	20.2	3.0.0	മുൻ ഡിസൈനിനായി സിമുലേഷൻ തരംഗരൂപങ്ങളും ടെസ്റ്റ് കേസ് വിവരണങ്ങളും ടെസ്റ്റ് ഫല വിവരണങ്ങളും ചേർത്തുampലെസ്. ഡിസൈൻ എക്സ് സിമുലേറ്റിംഗിലേക്ക് മോഡൽസിം സിമുലേറ്ററിനായി സിമുലേഷൻ നിർദ്ദേശങ്ങൾ ചേർത്തുampലെ വിഭാഗം.
2020.05.07	20.1	2.0.0	PCI എക്സ്പ്രസ് ഡിസൈൻ എക്സിനായി Intel FPGA P-Tile Avalon സ്ട്രീമിംഗ് IP-ലേക്ക് ഡോക്യുമെന്റ് ശീർഷകം അപ്ഡേറ്റ് ചെയ്തുampപുതിയ നിയമപരമായ പേരിടൽ മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കുന്നതിനുള്ള ഉപയോക്തൃ ഗൈഡ്. VCS ഇന്ററാക്ടീവ് മോഡ് സിമുലേഷൻ കമാൻഡ് അപ്ഡേറ്റ് ചെയ്തു.
2019.12.16	19.4	1.1.0	SR-IOV ഡിസൈൻ മുൻ ചേർത്തുample വിവരണം.
2019.11.13	19.3	1.0.0	പിന്തുണയ്‌ക്കുന്ന കോൺഫിഗറേഷനുകളുടെ പട്ടികയിലേക്ക് Gen4 x8 എൻഡ്‌പോയിന്റും Gen3 x8 എൻഡ്‌പോയിന്റും ചേർത്തു.
2019.05.03	19.1.1	1.0.0	പ്രാരംഭ റിലീസ്.

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ഐഎസ്ഒ
9001:2015
രജിസ്റ്റർ ചെയ്തു

ഓൺലൈൻ പതിപ്പ്
ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക
ഐഡി: 683038
യുജി-20234
പതിപ്പ്: 2021.10.04

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel FPGA P-Tile Avalon സ്ട്രീമിംഗ് IP PCI Express Design Example [pdf] ഉപയോക്തൃ ഗൈഡ് എഫ്‌പിജിഎ പി-ടൈൽ, പിസിഐ എക്‌സ്‌പ്രസ് ഡിസൈനിനായുള്ള അവലോൺ സ്‌ട്രീമിംഗ് ഐപി എക്‌സ്ample, FPGA P-Tile Avalon Streaming IP PCI Express Design Example, FPGA പി-ടൈൽ അവലോൺ സ്ട്രീമിംഗ് IP

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ