GPIO Intel® FPGA IP ഉപയോക്തൃ ഗൈഡ്
Intel® Arria® 10, Intel® Cyclone® 10 GX ഉപകരണങ്ങൾ
Intel® Quartus® Prime Design Suite-നായി അപ്ഡേറ്റ് ചെയ്തത്: 21.2
IP പതിപ്പ്: 20.0.0
ഓൺലൈൻ പതിപ്പ് ഐഡി: 683136
ഫീഡ്ബാക്ക് അയയ്‌ക്കുക യുജി-ആൾട്ടേര_ജിപിയോ പതിപ്പ്: 2021.07.15
GPIO Intel® FPGA IP കോർ പൊതു ഉദ്ദേശ്യ I/O (GPIO) സവിശേഷതകളും ഘടകങ്ങളും പിന്തുണയ്ക്കുന്നു. ട്രാൻസ്‌സീവറുകൾ, മെമ്മറി ഇന്റർഫേസുകൾ അല്ലെങ്കിൽ എൽവിഡിഎസ് എന്നിവയ്‌ക്ക് പ്രത്യേകമല്ലാത്ത പൊതുവായ ആപ്ലിക്കേഷനുകളിൽ നിങ്ങൾക്ക് GPIO-കൾ ഉപയോഗിക്കാം.
GPIO IP കോർ Intel Arria® 10, Intel Cyclone® 10 GX ഉപകരണങ്ങൾക്ക് മാത്രം ലഭ്യമാണ്. നിങ്ങൾ സ്ട്രാറ്റിക്സ്® V, Arria V, അല്ലെങ്കിൽ Cyclone V ഉപകരണങ്ങളിൽ നിന്ന് ഡിസൈനുകൾ മൈഗ്രേറ്റ് ചെയ്യുകയാണെങ്കിൽ, നിങ്ങൾ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, അല്ലെങ്കിൽ ALTIOBUF IP കോറുകൾ മൈഗ്രേറ്റ് ചെയ്യണം.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- പേജ് 22-ൽ Arria V, Cyclone V, Stratix V ഉപകരണങ്ങൾക്കുള്ള IP മൈഗ്രേഷൻ ഫ്ലോ
- ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 I/O ഇംപ്ലിമെന്റേഷൻ ഗൈഡുകൾ
Intel Stratix 10 ഉപകരണങ്ങൾക്കായി GPIOIP കോർ ഉപയോക്തൃ ഗൈഡ് നൽകുന്നു. - ഇന്റൽ FPGA IP കോറുകളിലേക്കുള്ള ആമുഖം
എല്ലാ ഇന്റൽ എഫ്പിജിഎ ഐപി കോറുകളെയും കുറിച്ചുള്ള പൊതുവായ വിവരങ്ങൾ നൽകുന്നു, പാരാമീറ്ററൈസേഷൻ, ജനറേറ്റിംഗ്, അപ്‌ഗ്രേഡിംഗ്, ഐപി കോറുകൾ അനുകരിക്കൽ എന്നിവ ഉൾപ്പെടെ. - പതിപ്പ്-സ്വതന്ത്ര IP, Qsys സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ സൃഷ്ടിക്കുന്നു
സോഫ്റ്റ്വെയർ അല്ലെങ്കിൽ ഐപി പതിപ്പ് അപ്‌ഗ്രേഡുകൾക്കായി മാനുവൽ അപ്‌ഡേറ്റുകൾ ആവശ്യമില്ലാത്ത സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ സൃഷ്ടിക്കുക. - പ്രോജക്റ്റ് മാനേജ്മെന്റ് മികച്ച രീതികൾ
നിങ്ങളുടെ പ്രോജക്റ്റിന്റെയും ഐപിയുടെയും കാര്യക്ഷമമായ മാനേജ്മെന്റിനും പോർട്ടബിലിറ്റിക്കുമുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ files. - GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവ്സ് പേജ് 24-ൽ
GPIO IP കോറിന്റെ മുൻ പതിപ്പുകൾക്കായി ഉപയോക്തൃ ഗൈഡുകളുടെ ഒരു ലിസ്റ്റ് നൽകുന്നു. - ഇരട്ട ഡാറ്റ നിരക്ക് I/O (ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR) IP കോറുകൾ ഉപയോക്തൃ ഗൈഡ്
- I/O ബഫർ (ALTIOBUF) IP കോർ ഉപയോക്തൃ ഗൈഡ്
GPIO ഇന്റൽ FPGA IP-യ്‌ക്കായുള്ള റിലീസ് വിവരങ്ങൾ
Intel FPGA IP പതിപ്പുകൾ v19.1 വരെയുള്ള Intel Quartus® Prime Design Suite സോഫ്റ്റ്വെയർ പതിപ്പുകളുമായി പൊരുത്തപ്പെടുന്നു. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്വെയർ പതിപ്പ് 19.2 മുതൽ, ഇന്റൽ എഫ്പിജിഎ ഐപിക്ക് ഒരു പുതിയ പതിപ്പിംഗ് സ്കീം ഉണ്ട്.
ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ സേവനങ്ങൾക്കോ ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
ISO 9001:2015 രജിസ്റ്റർ ചെയ്തു
Intel FPGA IP പതിപ്പ് (XYZ) നമ്പർ ഓരോ Intel Quartus Prime സോഫ്റ്റ്വെയർ പതിപ്പിലും മാറാം. ഇതിൽ ഒരു മാറ്റം:
- X എന്നത് IP-യുടെ ഒരു പ്രധാന പുനരവലോകനം സൂചിപ്പിക്കുന്നു. നിങ്ങൾ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ അപ്ഡേറ്റ് ചെയ്യുകയാണെങ്കിൽ, നിങ്ങൾ ഐപി പുനഃസൃഷ്ടിക്കണം.
- ഐപിയിൽ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുന്നുവെന്ന് Y സൂചിപ്പിക്കുന്നു. ഈ പുതിയ സവിശേഷതകൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.
- ഐപിയിൽ ചെറിയ മാറ്റങ്ങൾ ഉൾപ്പെടുന്നുവെന്ന് Z സൂചിപ്പിക്കുന്നു. ഈ മാറ്റങ്ങൾ ഉൾപ്പെടുത്താൻ നിങ്ങളുടെ ഐപി പുനഃസൃഷ്ടിക്കുക.
പട്ടിക 1. GPIO ഇന്റൽ FPGA IP കോർ നിലവിലെ റിലീസ് വിവരങ്ങൾ
|
ഇനം |
വിവരണം |
| IP പതിപ്പ് | 20.0.0 |
| ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | 21.2 |
| റിലീസ് തീയതി | 2021.06.23 |
GPIO ഇന്റൽ FPGA IP സവിശേഷതകൾ
ഡിവൈസ് I/O ബ്ലോക്കുകളെ പിന്തുണയ്ക്കുന്നതിനുള്ള സവിശേഷതകൾ GPIO IP കോർ ഉൾക്കൊള്ളുന്നു. GPIO IP കോർ കോൺഫിഗർ ചെയ്യുന്നതിന് നിങ്ങൾക്ക് Intel Quartus Prime പാരാമീറ്റർ എഡിറ്റർ ഉപയോഗിക്കാം.
GPIO IP കോർ ഈ ഘടകങ്ങൾ നൽകുന്നു:
- ഡബിൾ ഡാറ്റ റേറ്റ് ഇൻപുട്ട്/ഔട്ട്പുട്ട് (ഡിഡിഐഒ)-ഒരു കമ്മ്യൂണിക്കേഷൻ ചാനലിന്റെ ഡാറ്റാ നിരക്ക് ഇരട്ടിയാക്കുകയോ പകുതിയാക്കുകയോ ചെയ്യുന്ന ഒരു ഡിജിറ്റൽ ഘടകം.
- കാലതാമസം ശൃംഖലകൾ-നിർദ്ദിഷ്ട കാലതാമസം നിർവഹിക്കുന്നതിനും I/O ടൈമിംഗ് ക്ലോഷറിൽ സഹായിക്കുന്നതിനും കാലതാമസം ശൃംഖലകൾ ക്രമീകരിക്കുക.
- I/O ബഫറുകൾ - FPGA-യിലേക്ക് പാഡുകൾ ബന്ധിപ്പിക്കുക.
GPIO ഇന്റൽ FPGA IP ഡാറ്റ പാത്തുകൾ
ചിത്രം 1. ഹൈ-ലെവൽ View സിംഗിൾ-എൻഡ് ജിപിഐഒയുടെ
പട്ടിക 2. GPIO IP കോർ ഡാറ്റ പാത്ത് മോഡുകൾ
|
ഡാറ്റ പാത്ത് |
രജിസ്ട്രേഷൻ മോഡ് | |||
| ബൈപാസ് | ലളിതമായ രജിസ്റ്റർ |
ഡിഡിആർ ഐ/ഒ |
||
|
പൂർണ്ണ നിരക്ക് |
പകുതി നിരക്ക് |
|||
| ഇൻപുട്ട് | എല്ലാ ഇരട്ട ഡാറ്റാ നിരക്ക് I/Os (DDIOs) മറികടന്ന്, കാലതാമസം മൂലകത്തിൽ നിന്ന് ഡാറ്റ കാമ്പിലേക്ക് പോകുന്നു. | ഫുൾ-റേറ്റ് DDIO ഹാഫ്‌റേറ്റ് DDIO-കളെ മറികടന്ന് ഒരു ലളിതമായ രജിസ്റ്ററായി പ്രവർത്തിക്കുന്നു. ഏരിയയും ടൈമിംഗ് ട്രേഡ് ഓഫുകളും അനുസരിച്ച് ഐ/ഒയിൽ രജിസ്റ്റർ പാക്ക് ചെയ്യണോ അതോ കോറിൽ രജിസ്റ്റർ നടപ്പിലാക്കണോ എന്ന് ഫിറ്റർ തിരഞ്ഞെടുക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO, ഹാഫ്-റേറ്റ് DDIO-കളെ മറികടന്ന് ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. ഹാഫ്-റേറ്റ് DDIO-കൾ ഫുൾ-റേറ്റ് ഡാറ്റ ഹാഫ്-റേറ്റ് ഡാറ്റയിലേക്ക് പരിവർത്തനം ചെയ്യുന്നു. |
| ഔട്ട്പുട്ട് | എല്ലാ DDIO-കളെയും മറികടന്ന്, കാമ്പിൽ നിന്ന് നേരിട്ട് കാലതാമസം മൂലകത്തിലേക്ക് ഡാറ്റ പോകുന്നു. | ഫുൾ-റേറ്റ് DDIO ഹാഫ്‌റേറ്റ് DDIO-കളെ മറികടന്ന് ഒരു ലളിതമായ രജിസ്റ്ററായി പ്രവർത്തിക്കുന്നു. ഏരിയയും ടൈമിംഗ് ട്രേഡ് ഓഫുകളും അനുസരിച്ച് ഐ/ഒയിൽ രജിസ്റ്റർ പാക്ക് ചെയ്യണോ അതോ കോറിൽ രജിസ്റ്റർ നടപ്പിലാക്കണോ എന്ന് ഫിറ്റർ തിരഞ്ഞെടുക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO, ഹാഫ്-റേറ്റ് DDIO-കളെ മറികടന്ന് ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. ഹാഫ്-റേറ്റ് DDIO-കൾ ഫുൾ-റേറ്റ് ഡാറ്റ ഹാഫ്-റേറ്റ് ഡാറ്റയിലേക്ക് പരിവർത്തനം ചെയ്യുന്നു. |
| ഇരുവശത്തും | ഔട്ട്പുട്ട് ബഫർ ഒരു ഔട്ട്പുട്ട് പിൻ, ഒരു ഇൻപുട്ട് ബഫർ എന്നിവയെ നയിക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO ഒരു ലളിതമായ രജിസ്റ്ററായി പ്രവർത്തിക്കുന്നു. ഔട്ട്പുട്ട് ബഫർ ഒരു ഔട്ട്പുട്ട് പിൻ, ഒരു ഇൻപുട്ട് ബഫർ എന്നിവയെ നയിക്കുന്നു. | ഫുൾ-റേറ്റ് DDIO ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. ഔട്ട്പുട്ട് ബഫർ ഒരു ഔട്ട്പുട്ട് പിൻ, ഒരു ഇൻപുട്ട് ബഫർ എന്നിവയെ നയിക്കുന്നു. ഇൻപുട്ട് ബഫർ മൂന്ന് ഫ്ലിപ്പ് ഫ്ലോപ്പുകളുടെ ഒരു സെറ്റ് ഡ്രൈവ് ചെയ്യുന്നു. | ഫുൾ-റേറ്റ് DDIO ഒരു സാധാരണ DDIO ആയി പ്രവർത്തിക്കുന്നു. ഹാഫ്-റേറ്റ് DDIO-കൾ ഫുൾ-റേറ്റ് ഡാറ്റ ഹാഫ്-റേറ്റിലേക്ക് പരിവർത്തനം ചെയ്യുന്നു. ഔട്ട്പുട്ട് ബഫർ ഒരു ഔട്ട്പുട്ട് പിൻ, ഒരു ഇൻപുട്ട് ബഫർ എന്നിവയെ നയിക്കുന്നു. ഇൻപുട്ട് ബഫർ മൂന്ന് ഫ്ലിപ്പ് ഫ്ലോപ്പുകളുടെ ഒരു സെറ്റ് ഡ്രൈവ് ചെയ്യുന്നു. |
നിങ്ങൾ എസിൻക്രണസ് ക്ലിയർ, പ്രീസെറ്റ് സിഗ്നലുകൾ ഉപയോഗിക്കുകയാണെങ്കിൽ, എല്ലാ ഡിഡിഐഒകളും ഇതേ സിഗ്നലുകൾ പങ്കിടുന്നു.
ഹാഫ് റേറ്റും ഫുൾ റേറ്റ് ഡിഡിഐഒകളും പ്രത്യേക ക്ലോക്കുകളിലേക്ക് കണക്ട് ചെയ്യുന്നു. നിങ്ങൾ ഹാഫ്-റേറ്റും ഫുൾ-റേറ്റും ഉള്ള DDIO-കൾ ഉപയോഗിക്കുമ്പോൾ, ഫുൾ-റേറ്റ് ക്ലോക്ക് പകുതി-റേറ്റ് ഫ്രീക്വൻസിയുടെ ഇരട്ടിയായി പ്രവർത്തിക്കണം. സമയ ആവശ്യകതകൾ നിറവേറ്റുന്നതിന് നിങ്ങൾക്ക് വ്യത്യസ്ത ഘട്ട ബന്ധങ്ങൾ ഉപയോഗിക്കാം.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 12-ൽ ഇൻപുട്ടും ഔട്ട്പുട്ടും ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
ഇൻപുട്ട് പാത്ത്
പാഡ് ഇൻപുട്ട് ബഫറിലേക്ക് ഡാറ്റ അയയ്ക്കുന്നു, കൂടാതെ ഇൻപുട്ട് ബഫർ കാലതാമസം മൂലകത്തെ ഫീഡ് ചെയ്യുന്നു. ഡാറ്റ കാലതാമസം മൂലകത്തിന്റെ ഔട്ട്‌പുട്ടിലേക്ക് പോയതിനുശേഷം, പ്രോഗ്രാമബിൾ ബൈപാസ് മൾട്ടിപ്ലക്‌സറുകൾ ഉപയോഗിക്കേണ്ട സവിശേഷതകളും പാതകളും തിരഞ്ഞെടുക്കുന്നു. ഓരോ ഇൻപുട്ട് പാതയിലും രണ്ട് സെ.tagDDIO-കളുടെ es, പൂർണ്ണ നിരക്കും പകുതി നിരക്കും.
ചിത്രം 2. ലളിതമാക്കിയത് View സിംഗിൾ-എൻഡ് GPIO ഇൻപുട്ട് പാതയുടെ
- പാഡ് ഡാറ്റ സ്വീകരിക്കുന്നു.
- DDIO IN (1) ck_fr ന്റെ ഉയരുന്നതും താഴുന്നതുമായ അരികുകളിലെ ഡാറ്റ ക്യാപ്‌ചർ ചെയ്യുകയും ഇനിപ്പറയുന്ന തരംഗരൂപത്തിലുള്ള ഡാറ്റ, സിഗ്നലുകൾ (A), (B) എന്നിവ ഒരൊറ്റ ഡാറ്റ നിരക്കിൽ അയയ്ക്കുകയും ചെയ്യുന്നു.
- DDIO IN (2), DDIO IN (3) എന്നിവ ഡാറ്റ നിരക്ക് പകുതിയായി കുറയ്ക്കുന്നു.
- ഡൗട്ട്[3:0] ഡാറ്റയെ ഹാഫ്-റേറ്റ് ബസ് ആയി അവതരിപ്പിക്കുന്നു.
ചിത്രം 3. ഹാഫ്-റേറ്റ് പരിവർത്തനത്തോടുകൂടിയ DDIO മോഡിൽ ഇൻപുട്ട് പാത്ത് വേവ്ഫോം
ഈ ചിത്രത്തിൽ, ഡാറ്റ ഇരട്ട ഡാറ്റാ നിരക്കിലുള്ള ഫുൾ-റേറ്റ് ക്ലോക്കിൽ നിന്ന് സിംഗിൾ ഡാറ്റാ നിരക്കിലുള്ള ഹാഫ്-റേറ്റ് ക്ലോക്കിലേക്ക് പോകുന്നു. ഡാറ്റ നിരക്ക് നാലായി ഹരിക്കുകയും ബസിന്റെ വലുപ്പം അതേ അനുപാതത്തിൽ വർദ്ധിപ്പിക്കുകയും ചെയ്യുന്നു. GPIO IP കോർ വഴിയുള്ള മൊത്തത്തിലുള്ള ത്രൂപുട്ട് മാറ്റമില്ലാതെ തുടരുന്നു.
ഫുൾ റേറ്റ്, ഹാഫ് റേറ്റ് ക്ലോക്കുകൾക്കായി നിങ്ങൾ തിരഞ്ഞെടുക്കുന്ന നിർദ്ദിഷ്ട ഡിസൈൻ, കാലതാമസം, ഘട്ടങ്ങൾ എന്നിവയെ ആശ്രയിച്ച് വ്യത്യസ്ത സിഗ്നലുകൾ തമ്മിലുള്ള യഥാർത്ഥ സമയ ബന്ധം വ്യത്യാസപ്പെടാം.
ശ്രദ്ധിക്കുക: ജിപിഐഒ ഐപി കോർ ബൈഡയറക്ഷണൽ പിന്നുകളുടെ ഡൈനാമിക് കാലിബ്രേഷനെ പിന്തുണയ്ക്കുന്നില്ല. ബൈഡയറക്ഷണൽ പിന്നുകളുടെ ഡൈനാമിക് കാലിബ്രേഷൻ ആവശ്യമുള്ള ആപ്ലിക്കേഷനുകൾക്കായി, ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- സമാന്തര ഇന്റർഫേസുകൾക്കായുള്ള PHY ലൈറ്റ് Intel FPGA IP കോർ ഉപയോക്തൃ ഗൈഡ്: Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ
ബൈഡയറക്ഷണൽ പിന്നുകൾക്ക് ഡൈനാമിക് OCT ആവശ്യമുള്ള ആപ്ലിക്കേഷനുകൾക്ക് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു. - ഔട്ട്പുട്ടും ഔട്ട്പുട്ടും പേജ് 7-ൽ പാതകൾ പ്രവർത്തനക്ഷമമാക്കുക
ഔട്ട്പുട്ടും ഔട്ട്പുട്ടും പാതകൾ പ്രവർത്തനക്ഷമമാക്കുക
ഔട്ട്പുട്ട് കാലതാമസം ഘടകം ഔട്ട്പുട്ട് ബഫറിലൂടെ പാഡിലേക്ക് ഡാറ്റ അയയ്ക്കുന്നു.
ഓരോ ഔട്ട്പുട്ട് പാതയിലും രണ്ട് സെtagപകുതി നിരക്കും പൂർണ്ണ നിരക്കും ഉള്ള ഡിഡിഐഒകളുടെ es.
ചിത്രം 4. ലളിതമാക്കിയത് View സിംഗിൾ-എൻഡ് GPIO ഔട്ട്പുട്ട് പാതയുടെ
ചിത്രം 5. ഹാഫ്-റേറ്റ് പരിവർത്തനത്തോടുകൂടിയ DDIO മോഡിൽ ഔട്ട്പുട്ട് പാത്ത് വേവ്ഫോം
ചിത്രം 6. ലളിതമാക്കിയത് View ഓഫ് ഔട്ട്പുട്ട് പാത്ത് പ്രവർത്തനക്ഷമമാക്കുക
ഔട്ട്പുട്ട് പാതയും ഔട്ട്പുട്ട് പ്രവർത്തനക്ഷമമായ (OE) പാതയും തമ്മിലുള്ള വ്യത്യാസം, OE പാതയിൽ പൂർണ്ണ നിരക്ക് DDIO അടങ്ങിയിട്ടില്ല എന്നതാണ്. OE പാതയിലെ പാക്ക്-രജിസ്റ്റർ നടപ്പിലാക്കലുകളെ പിന്തുണയ്ക്കുന്നതിന്, ഒരു ലളിതമായ രജിസ്റ്റർ പൂർണ്ണ-നിരക്ക് DDIO ആയി പ്രവർത്തിക്കുന്നു. അതേ കാരണത്താൽ, ഒരു പകുതി-നിരക്ക് DDIO മാത്രമേ നിലവിലുള്ളൂ.
OE പാത ഇനിപ്പറയുന്ന മൂന്ന് അടിസ്ഥാന മോഡുകളിൽ പ്രവർത്തിക്കുന്നു:
- ബൈപാസ് - കോർ എല്ലാ DDIO-കളെയും മറികടന്ന്, കാലതാമസം മൂലകത്തിലേക്ക് നേരിട്ട് ഡാറ്റ അയയ്ക്കുന്നു.
- പാക്ക് ചെയ്ത രജിസ്റ്റർ - പകുതി നിരക്ക് DDIO ബൈപാസ് ചെയ്യുന്നു.
- പകുതി നിരക്കിലുള്ള SDR ഔട്ട്പുട്ട്-ഹാഫ്-റേറ്റ് DDIO-കൾ ഡാറ്റയെ പൂർണ്ണ നിരക്കിൽ നിന്ന് പകുതി നിരക്കിലേക്ക് പരിവർത്തനം ചെയ്യുന്നു.
ശ്രദ്ധിക്കുക: ജിപിഐഒ ഐപി കോർ ബൈഡയറക്ഷണൽ പിന്നുകളുടെ ഡൈനാമിക് കാലിബ്രേഷനെ പിന്തുണയ്ക്കുന്നില്ല. ബൈഡയറക്ഷണൽ പിന്നുകളുടെ ഡൈനാമിക് കാലിബ്രേഷൻ ആവശ്യമുള്ള ആപ്ലിക്കേഷനുകൾക്കായി, ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- സമാന്തര ഇന്റർഫേസുകൾക്കായുള്ള PHY ലൈറ്റ് Intel FPGA IP കോർ ഉപയോക്തൃ ഗൈഡ്: Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ
ബൈഡയറക്ഷണൽ പിന്നുകൾക്ക് ഡൈനാമിക് OCT ആവശ്യമുള്ള ആപ്ലിക്കേഷനുകൾക്ക് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു. - പേജ് 5-ലെ ഇൻപുട്ട് പാത്ത്
GPIO ഇന്റൽ FPGA IP ഇന്റർഫേസ് സിഗ്നലുകൾ
നിങ്ങൾ വ്യക്തമാക്കുന്ന പാരാമീറ്റർ ക്രമീകരണങ്ങളെ ആശ്രയിച്ച്, GPIO IP കോറിന് വ്യത്യസ്ത ഇന്റർഫേസ് സിഗ്നലുകൾ ലഭ്യമാണ്.
ചിത്രം 7. GPIO IP കോർ ഇന്റർഫേസുകൾ
ചിത്രം 8. GPIO ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടിക 3. പാഡ് ഇന്റർഫേസ് സിഗ്നലുകൾ
GPIO IP കോറിൽ നിന്ന് പാഡിലേക്കുള്ള ഫിസിക്കൽ കണക്ഷനാണ് പാഡ് ഇന്റർഫേസ്. IP കോർ കോൺഫിഗറേഷൻ അനുസരിച്ച് ഈ ഇന്റർഫേസ് ഒരു ഇൻപുട്ട്, ഔട്ട്പുട്ട് അല്ലെങ്കിൽ ദ്വിദിശ ഇന്റർഫേസ് ആകാം. ഈ പട്ടികയിൽ, IP കോർ പാരാമീറ്റർ എഡിറ്ററിൽ വ്യക്തമാക്കിയ ഡാറ്റ വീതിയാണ് SIZE.
|
സിഗ്നൽ നാമം |
ദിശ |
വിവരണം |
| പാഡ്_ഇൻ[SIZE-1:0] |
ഇൻപുട്ട് |
പാഡിൽ നിന്നുള്ള ഇൻപുട്ട് സിഗ്നൽ. |
| പാഡ്_ഇൻ_ബി[SIZE-1:0] |
ഇൻപുട്ട് |
പാഡിൽ നിന്നുള്ള ഡിഫറൻഷ്യൽ ഇൻപുട്ട് സിഗ്നലിന്റെ നെഗറ്റീവ് നോഡ്. നിങ്ങൾ ഓണാക്കിയാൽ ഈ പോർട്ട് ലഭ്യമാണ് ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓപ്ഷൻ. |
| പാഡ്_ഔട്ട്[SIZE-1:0] |
ഔട്ട്പുട്ട് |
പാഡിലേക്കുള്ള ഔട്ട്പുട്ട് സിഗ്നൽ. |
| പാഡ്_ഔട്ട്_ബി[SIZE-1:0] |
ഔട്ട്പുട്ട് |
പാഡിലേക്കുള്ള ഡിഫറൻഷ്യൽ ഔട്ട്പുട്ട് സിഗ്നലിന്റെ നെഗറ്റീവ് നോഡ്. നിങ്ങൾ ഓണാക്കിയാൽ ഈ പോർട്ട് ലഭ്യമാണ് ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓപ്ഷൻ. |
| പാഡ്_ഐഒ[SIZE-1:0] |
ഇരുവശത്തും |
പാഡുമായുള്ള ദ്വിദിശ സിഗ്നൽ കണക്ഷൻ. |
| പാഡ്_ഐഒ_ബി[SIZE-1:0] |
ഇരുവശത്തും |
പാഡുമായുള്ള ഡിഫറൻഷ്യൽ ബൈഡയറക്ഷണൽ സിഗ്നൽ കണക്ഷന്റെ നെഗറ്റീവ് നോഡ്. നിങ്ങൾ ഓണാക്കിയാൽ ഈ പോർട്ട് ലഭ്യമാണ് ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക ഓപ്ഷൻ. |
പട്ടിക 4. ഡാറ്റ ഇന്റർഫേസ് സിഗ്നലുകൾ
GPIO IP കോറിൽ നിന്ന് FPGA കോറിലേക്കുള്ള ഇൻപുട്ട് അല്ലെങ്കിൽ ഔട്ട്പുട്ട് ഇന്റർഫേസാണ് ഡാറ്റാ ഇന്റർഫേസ്. ഈ പട്ടികയിൽ, IP കോർ പാരാമീറ്റർ എഡിറ്ററിൽ വ്യക്തമാക്കിയ ഡാറ്റ വീതിയാണ് SIZE.
|
സിഗ്നൽ നാമം |
ദിശ |
വിവരണം |
| ദിനം[DATA_SIZE-1:0] |
ഇൻപുട്ട് |
ഔട്ട്പുട്ട് അല്ലെങ്കിൽ ബൈഡയറക്ഷണൽ മോഡിൽ FPGA കോറിൽ നിന്നുള്ള ഡാറ്റ ഇൻപുട്ട്. DATA_SIZE രജിസ്റ്റർ മോഡിനെ ആശ്രയിച്ചിരിക്കുന്നു:
|
| ഡൗട്ട്[DATA_SIZE-1:0] |
ഔട്ട്പുട്ട് |
ഇൻപുട്ട് അല്ലെങ്കിൽ ബൈഡയറക്ഷണൽ മോഡിൽ FPGA കോറിലേക്കുള്ള ഡാറ്റ ഔട്ട്പുട്ട്, DATA_SIZE രജിസ്റ്റർ മോഡിനെ ആശ്രയിച്ചിരിക്കുന്നു:
|
| ഓഇ[ഓഇ_സൈസ്-1:0] |
ഇൻപുട്ട് |
ഔട്ട്പുട്ട് മോഡിൽ FPGA കോറിൽ നിന്നുള്ള OE ഇൻപുട്ട് ഔട്ട്പുട്ട് പ്രവർത്തനക്ഷമമാക്കുക പോർട്ട് പ്രവർത്തനക്ഷമമാക്കുക ഓൺ, അല്ലെങ്കിൽ ദ്വിദിശ മോഡ്. OE ഉയർന്ന സജീവമാണ്. ഡാറ്റ കൈമാറുമ്പോൾ, ഈ സിഗ്നൽ 1 ആയി സജ്ജീകരിക്കുക. ഡാറ്റ സ്വീകരിക്കുമ്പോൾ, ഈ സിഗ്നൽ 0 ആയി സജ്ജീകരിക്കുക. OE_SIZE രജിസ്റ്റർ മോഡിനെ ആശ്രയിച്ചിരിക്കുന്നു:
|
പട്ടിക 5. ക്ലോക്ക് ഇന്റർഫേസ് സിഗ്നലുകൾ
ക്ലോക്ക് ഇന്റർഫേസ് ഒരു ഇൻപുട്ട് ക്ലോക്ക് ഇന്റർഫേസാണ്. കോൺഫിഗറേഷൻ അനുസരിച്ച് വ്യത്യസ്ത സിഗ്നലുകൾ ഇതിൽ അടങ്ങിയിരിക്കുന്നു. GPIO IP കോറിന് പൂജ്യം, ഒന്ന്, രണ്ട് അല്ലെങ്കിൽ നാല് ക്ലോക്ക് ഇൻപുട്ടുകൾ ഉണ്ടാകാം. ക്ലോക്ക് സിഗ്നൽ നിർവ്വഹിക്കുന്ന യഥാർത്ഥ പ്രവർത്തനത്തെ പ്രതിഫലിപ്പിക്കുന്നതിന് വ്യത്യസ്ത കോൺഫിഗറേഷനുകളിൽ ക്ലോക്ക് പോർട്ടുകൾ വ്യത്യസ്തമായി ദൃശ്യമാകുന്നു.
|
സിഗ്നൽ നാമം |
ദിശ |
വിവരണം |
| ck |
ഇൻപുട്ട് |
ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാഥുകളിൽ, നിങ്ങൾ ഓഫാക്കിയാൽ ഈ ക്ലോക്ക് ഒരു പാക്ക് ചെയ്ത രജിസ്റ്ററോ DDIO-യെ ഫീഡ് ചെയ്യുന്നു പകുതി നിരക്ക് യുക്തി പരാമീറ്റർ. ദ്വിദിശ മോഡിൽ, ഈ ക്ലോക്ക് നിങ്ങൾ ഓഫാക്കിയാൽ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാതകൾക്കുള്ള അതുല്യ ക്ലോക്ക് ആണ് ഇൻപുട്ട്/ഔട്ട്പുട്ട് ക്ലോക്കുകൾ വേർതിരിക്കുക പരാമീറ്റർ. |
| ck_fr (ck_fr) എന്ന് പേരിട്ടിരിക്കുന്ന ഈ ആപ്പ് ഡൗൺലോഡ് ചെയ്യുക. |
ഇൻപുട്ട് |
ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാഥുകളിൽ, ഈ ക്ലോക്കുകൾ ഫുൾ-റേറ്റും ഹാഫ്-റേറ്റും ഉള്ള DDIO-കൾ നിങ്ങൾ ഓണാക്കിയാൽ പകുതി നിരക്ക് യുക്തി പരാമീറ്റർ. ദ്വിദിശ മോഡിൽ, നിങ്ങൾ ഓഫ് ചെയ്താൽ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാതകൾ ഈ ക്ലോക്കുകൾ ഉപയോഗിക്കുന്നു ഇൻപുട്ട്/ഔട്ട്പുട്ട് ക്ലോക്കുകൾ വേർതിരിക്കുക പരാമീറ്റർ. |
|
ck_hr |
||
| ck_in (സികെ_ഇൻ) |
ഇൻപുട്ട് |
ദ്വിദിശ മോഡിൽ, നിങ്ങൾ ഈ രണ്ട് ക്രമീകരണങ്ങളും വ്യക്തമാക്കുകയാണെങ്കിൽ, ഈ ക്ലോക്കുകൾ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാഥുകളിൽ ഒരു പാക്ക് ചെയ്ത രജിസ്റ്ററോ DDIO-യോ നൽകുന്നു:
|
| പുറത്തുകടക്കുക | ||
| ck_fr_in (കഥ) |
ഇൻപുട്ട് |
ദ്വിദിശ മോഡിൽ, നിങ്ങൾ ഈ രണ്ട് ക്രമീകരണങ്ങളും വ്യക്തമാക്കുകയാണെങ്കിൽ, ഈ ക്ലോക്കുകൾ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാഥുകളിൽ പൂർണ്ണ-റേറ്റും ഹാഫ്-റേറ്റും DDIOS നൽകുന്നു.
ഉദാample, ck_fr_out ഔട്ട്പുട്ട് പാതയിലെ ഫുൾ-റേറ്റ് DDIO ഫീഡ് ചെയ്യുന്നു. |
| സിസി_എഫ്ആർ_ഔട്ട് | ||
| ck_hr_in (കണ്ണുനീർ) | ||
| ച്ക്_ഹ്ര്_ഔട്ട് | ||
| cke |
ഇൻപുട്ട് |
ക്ലോക്ക് പ്രവർത്തനക്ഷമമാക്കുക. |
പട്ടിക 6. ടെർമിനേഷൻ ഇന്റർഫേസ് സിഗ്നലുകൾ
ടെർമിനേഷൻ ഇന്റർഫേസ് GPIO IP കോറിനെ I/O ബഫറുകളിലേക്ക് ബന്ധിപ്പിക്കുന്നു.
|
സിഗ്നൽ നാമം |
ദിശ |
വിവരണം |
| സീരീസ് ടെർമിനേഷൻ കൺട്രോൾ |
ഇൻപുട്ട് |
ടെർമിനേഷൻ കൺട്രോൾ ബ്ലോക്കിൽ (OCT) നിന്ന് ബഫറുകളിലേക്ക് ഇൻപുട്ട് ചെയ്യുക. ഇത് ബഫർ സീരീസ് ഇം‌പെഡൻസ് മൂല്യം സജ്ജമാക്കുന്നു. |
| സമാന്തര നിയന്ത്രണം |
ഇൻപുട്ട് |
ടെർമിനേഷൻ കൺട്രോൾ ബ്ലോക്കിൽ (OCT) നിന്ന് ബഫറുകളിലേക്ക് ഇൻപുട്ട് ചെയ്യുക. ഇത് ബഫർ പാരലൽ ഇം‌പെഡൻസ് മൂല്യം സജ്ജമാക്കുന്നു. |
പട്ടിക 7. ഇന്റർഫേസ് സിഗ്നലുകൾ പുനഃസജ്ജമാക്കുക
റീസെറ്റ് ഇന്റർഫേസ് GPIO IP കോറിനെ DDIO-കളിലേക്ക് ബന്ധിപ്പിക്കുന്നു.
|
സിഗ്നൽ നാമം |
ദിശ |
വിവരണം |
| sclr |
ഇൻപുട്ട് |
സിൻക്രണസ് ക്ലിയർ ഇൻപുട്ട്. നിങ്ങൾ സെറ്റ് പ്രവർത്തനക്ഷമമാക്കിയാൽ ലഭ്യമല്ല. |
| aclr |
ഇൻപുട്ട് |
അസിൻക്രണസ് ക്ലിയർ ഇൻപുട്ട്. സജീവമായ ഉയർന്നത്. നിങ്ങൾ അസറ്റ് പ്രവർത്തനക്ഷമമാക്കിയാൽ ലഭ്യമല്ല. |
| അസറ്റ് |
ഇൻപുട്ട് |
അസിൻക്രണസ് സെറ്റ് ഇൻപുട്ട്. സജീവമായ ഉയർന്നത്. നിങ്ങൾ aclr പ്രവർത്തനക്ഷമമാക്കിയാൽ ലഭ്യമല്ല. |
| സെറ്റ് |
ഇൻപുട്ട് |
സിൻക്രണസ് സെറ്റ് ഇൻപുട്ട്. നിങ്ങൾ sclr പ്രവർത്തനക്ഷമമാക്കിയാൽ ലഭ്യമല്ല. |
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 12-ൽ ഇൻപുട്ടും ഔട്ട്പുട്ടും ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
- ഇൻപുട്ട്, ഔട്ട്പുട്ട്, OE പാതകൾ എന്നിവ ഒരേ വ്യക്തവും പ്രീസെറ്റ് ചെയ്തതുമായ സിഗ്നലുകൾ പങ്കിടുന്നു.
- ഔട്ട്പുട്ടും OE പാതയും ഒരേ ക്ലോക്ക് സിഗ്നലുകൾ പങ്കിടുന്നു.
ഡാറ്റാ ഇന്റർഫേസിനായുള്ള ഡാറ്റ ബിറ്റ്-ഓർഡർ
ചിത്രം 9. ഡാറ്റ ബിറ്റ്-ഓർഡർ കൺവെൻഷൻ
ഡിൻ, ഡൗട്ട്, ഒഎ ഡാറ്റാ സിഗ്നലുകൾക്കുള്ള ബിറ്റ്-ഓർഡർ കൺവെൻഷൻ ഈ ചിത്രം കാണിക്കുന്നു.
- ഡാറ്റ ബസിന്റെ വലുപ്പം SIZE ആണെങ്കിൽ, LSB ഏറ്റവും വലത് സ്ഥാനത്താണ്.
- ഡാറ്റാ ബസിന്റെ വലുപ്പം 2 × SIZE ആണെങ്കിൽ, SIZE ന്റെ രണ്ട് വാക്കുകൾ ഉപയോഗിച്ചാണ് ബസ് നിർമ്മിച്ചിരിക്കുന്നത്.
- ഡാറ്റ ബസിന്റെ വലുപ്പം 4 × SIZE ആണെങ്കിൽ, SIZE ന്റെ നാല് വാക്കുകൾ കൊണ്ടാണ് ബസ് നിർമ്മിച്ചിരിക്കുന്നത്.
- ഓരോ വാക്കിന്റെയും ഏറ്റവും ശരിയായ സ്ഥാനത്താണ് LSB.
- ഏറ്റവും വലതുവശത്തുള്ള വാക്ക് ഔട്ട്പുട്ട് ബസുകൾക്കായി പുറപ്പെടുന്ന ആദ്യ വാക്കും ഇൻപുട്ട് ബസുകളിൽ വരുന്ന ആദ്യ വാക്കും വ്യക്തമാക്കുന്നു.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 5-ലെ ഇൻപുട്ട് പാത്ത്
ഇൻപുട്ട്, ഔട്ട്പുട്ട് ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
ഇൻപുട്ട് അല്ലെങ്കിൽ ഔട്ട്പുട്ട് സിഗ്നലുകളിലെ ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ ഡിൻ, ഡൗട്ട് ഇൻപുട്ട്, ഔട്ട്പുട്ട് ബസുകളിൽ ഉൾപ്പെടുത്തിയിട്ടുണ്ട്.
ഇൻപുട്ട് ബസ്
ഡിൻ ബസിന്, datain_h, datain_l എന്നിവ ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകളാണെങ്കിൽ, ഓരോ വീതിയും datain_width ആയിരിക്കും:
- datain_h = din[(2 × datain_width – 1):datain_width]
- datain_l = din[(datain_width – 1):0]
ഉദാample, ദിൻ[7:0] = 8'b11001010:
- datain_h = 4'b1100
- datain_l = 4'b1010
ഔട്ട്പുട്ട് ബസ്
ഡൗട്ട് ബസിന്, dataout_h, dataout_l എന്നിവ ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകളാണെങ്കിൽ, ഓരോ വീതിയും dataout_width ആയിരിക്കും:
- dataout_h = ഡൗട്ട്[(2 × dataout_width – 1):dataout_width]
- dataout_l = ഡൗട്ട്[(dataout_width – 1):0]
ഉദാample, for dout[7:0] = 8'b11001010:
- dataout_h = 4'b1100
- dataout_l = 4'b1010
ഡാറ്റാ ഇന്റർഫേസ് സിഗ്നലുകളും അനുബന്ധ ക്ലോക്കുകളും
പട്ടിക 8. ഡാറ്റാ ഇന്റർഫേസ് സിഗ്നലുകളും അനുബന്ധ ക്ലോക്കുകളും
|
സിഗ്നൽ നാമം |
പാരാമീറ്റർ കോൺഫിഗറേഷൻ | ക്ലോക്ക് | ||
| രജിസ്ട്രേഷൻ മോഡ് | പകുതി നിരക്ക് |
പ്രത്യേക ക്ലോക്കുകൾ |
||
| ദിനം |
|
ഓഫ് |
ഓഫ് |
ck |
| ഡിഡിഐഒ |
On |
ഓഫ് |
ck_hr | |
|
ഓഫ് |
On |
ck_in (സികെ_ഇൻ) | |
| ഡിഡിഐഒ |
On |
On |
ck_hr_in (കണ്ണുനീർ) | |
|
|
ഓഫ് |
ഓഫ് |
ck |
| ഡിഡിഐഒ |
On |
ഓഫ് |
ck_hr | |
|
ഓഫ് |
On |
പുറത്തുകടക്കുക | |
| ഡിഡിഐഒ |
On |
On |
ച്ക്_ഹ്ര്_ഔട്ട് | |
|
|
ഓഫ് |
ഓഫ് |
ck |
| ഡിഡിഐഒ |
On |
ഓഫ് |
ck_fr (ck_fr) എന്ന് പേരിട്ടിരിക്കുന്ന ഈ ആപ്പ് ഡൗൺലോഡ് ചെയ്യുക. | |
|
ഓഫ് |
On |
|
|
| ഡിഡിഐഒ |
On |
On |
|
|
റിസോഴ്സ് വിനിയോഗവും ഡിസൈൻ പ്രകടനവും പരിശോധിക്കുന്നു
നിങ്ങളുടെ ഡിസൈനിന്റെ റിസോഴ്സ് ഉപയോഗത്തെയും പ്രകടനത്തെയും കുറിച്ചുള്ള വിശദാംശങ്ങൾ ലഭിക്കുന്നതിന് നിങ്ങൾക്ക് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം കംപൈലേഷൻ റിപ്പോർട്ടുകൾ പരിശോധിക്കാം.
- മെനുവിൽ, ക്ലിക്ക് ചെയ്യുക പ്രോസസ്സിംഗ് ➤ സമാഹരണം ആരംഭിക്കുക ഒരു പൂർണ്ണ സമാഹാരം പ്രവർത്തിപ്പിക്കാൻ.
- ഡിസൈൻ കംപൈൽ ചെയ്ത ശേഷം, ക്ലിക്ക് ചെയ്യുക പ്രോസസ്സിംഗ് ➤ സമാഹാര റിപ്പോർട്ട്.
- ഉപയോഗിക്കുന്നത് ഉള്ളടക്ക പട്ടിക, നാവിഗേറ്റ് ചെയ്യുക ഫിറ്റർ ➤ റിസോഴ്സ് വിഭാഗം.
എ. ലേക്ക് view ഉറവിട ഉപയോഗ വിവരം, തിരഞ്ഞെടുക്കുക വിഭവ ഉപയോഗ സംഗ്രഹം.
ബി. ലേക്ക് view വിഭവ വിനിയോഗ വിവരം, തിരഞ്ഞെടുക്കുക എന്റിറ്റിയുടെ വിഭവ വിനിയോഗം.
GPIO ഇന്റൽ FPGA IP പാരാമീറ്റർ ക്രമീകരണങ്ങൾ
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ GPIO IP കോറിനായി നിങ്ങൾക്ക് പാരാമീറ്റർ ക്രമീകരണങ്ങൾ സജ്ജമാക്കാൻ കഴിയും. മൂന്ന് ഗ്രൂപ്പുകളുടെ ഓപ്ഷനുകൾ ഉണ്ട്: ജനറൽ, ബഫർ, ഒപ്പം രജിസ്റ്റർ ചെയ്യുന്നു.
പട്ടിക 9. GPIO IP കോർ പാരാമീറ്ററുകൾ - പൊതുവായത്
|
പരാമീറ്റർ |
അവസ്ഥ | അനുവദനീയമായ മൂല്യങ്ങൾ |
വിവരണം |
| ഡാറ്റ ദിശ |
— |
|
GPIO-യ്‌ക്കുള്ള ഡാറ്റ ദിശ വ്യക്തമാക്കുന്നു. |
| ഡാറ്റ വീതി |
— |
1 മുതൽ 128 വരെ | ഡാറ്റ വീതി വ്യക്തമാക്കുന്നു. |
| ലെഗസി ടോപ്പ് ലെവൽ പോർട്ട് നാമങ്ങൾ ഉപയോഗിക്കുക |
— |
|
സ്ട്രാറ്റിക്സ് വി, അരിയ വി, സൈക്ലോൺ വി ഉപകരണങ്ങളിലെ അതേ പോർട്ട് നാമങ്ങൾ ഉപയോഗിക്കുക. ഉദാample, dout എന്നത് dataout_h ഉം dataout_l ഉം ആയി മാറുന്നു, കൂടാതെ din എന്നത് datain_h ഉം datain_l ഉം ആയി മാറുന്നു. ശ്രദ്ധിക്കുക: ഈ പോർട്ടുകളുടെ സ്വഭാവം സ്ട്രാറ്റിക്സ് വി, അരിയ വി, സൈക്ലോൺ വി ഉപകരണങ്ങളിൽ നിന്ന് വ്യത്യസ്തമാണ്. മൈഗ്രേഷൻ മാർഗ്ഗനിർദ്ദേശത്തിനായി, ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക. |
പട്ടിക 10. GPIO IP കോർ പാരാമീറ്ററുകൾ - ബഫർ
|
പരാമീറ്റർ |
അവസ്ഥ | അനുവദനീയമായ മൂല്യങ്ങൾ |
വിവരണം |
| ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക |
— |
|
ഓണാക്കിയാൽ, ഡിഫറൻഷ്യൽ I/O ബഫറുകൾ പ്രവർത്തനക്ഷമമാക്കുന്നു. |
| സ്യൂഡോ ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക |
|
|
ഔട്ട്പുട്ട് മോഡിൽ ഓണാക്കിയാൽ, വ്യാജ ഡിഫറൻഷ്യൽ ഔട്ട്പുട്ട് ബഫറുകൾ പ്രവർത്തനക്ഷമമാക്കുന്നു. നിങ്ങൾ ഓണാക്കിയാൽ ബൈഡയറക്ഷണൽ മോഡിനായി ഈ ഓപ്ഷൻ സ്വയമേവ ഓണാകും ഡിഫറൻഷ്യൽ ബഫർ ഉപയോഗിക്കുക. |
| ബസ് ഹോൾഡ് സർക്യൂട്ട് ഉപയോഗിക്കുക |
|
|
ഓണാക്കിയാൽ, ബസ് ഹോൾഡ് സർക്യൂട്ടറിക്ക് അതിന്റെ അവസാനത്തെ ഡ്രൈവ് അവസ്ഥയിൽ ഒരു I/O പിന്നിൽ സിഗ്നൽ ദുർബലമായി പിടിക്കാൻ കഴിയും, അവിടെ ഔട്ട്പുട്ട് ബഫർ നില 1 അല്ലെങ്കിൽ 0 ആയിരിക്കും, പക്ഷേ ഉയർന്ന ഇം‌പെഡൻസ് അല്ല. |
| ഓപ്പൺ ഡ്രെയിൻ ഔട്ട്പുട്ട് ഉപയോഗിക്കുക |
|
|
ഓണാക്കിയാൽ, ഓപ്പൺ ഡ്രെയിൻ ഔട്ട്പുട്ട്, നിങ്ങളുടെ സിസ്റ്റത്തിലെ ഒന്നിലധികം ഉപകരണങ്ങൾക്ക് ഉറപ്പുനൽകാൻ കഴിയുന്ന ഇന്ററപ്റ്റ്, റൈറ്റ് എനേബിൾ സിഗ്നലുകൾ പോലുള്ള സിസ്റ്റം-ലെവൽ കൺട്രോൾ സിഗ്നലുകൾ നൽകാൻ ഉപകരണത്തെ പ്രാപ്തമാക്കുന്നു. |
| ഔട്ട്പുട്ട് പ്രവർത്തനക്ഷമമാക്കുക പോർട്ട് പ്രവർത്തനക്ഷമമാക്കുക | ഡാറ്റ ദിശ = ഔട്ട്പുട്ട് |
|
ഓണാക്കിയാൽ, OE പോർട്ടിലേക്കുള്ള ഉപയോക്തൃ ഇൻപുട്ട് പ്രവർത്തനക്ഷമമാക്കുന്നു. ദ്വിദിശ മോഡിനായി ഈ ഓപ്ഷൻ സ്വയമേവ ഓണാക്കിയിരിക്കുന്നു. |
| സീരീസ് ടെർമിനേഷൻ / പാരലൽറ്റർമിനേഷൻ പോർട്ടുകൾ പ്രവർത്തനക്ഷമമാക്കുക |
— |
|
ഓണാക്കിയാൽ, ഔട്ട്പുട്ട് ബഫറിന്റെ സീരീസ് ടെർമിനേഷൻ കൺട്രോൾ, പാരലൽറ്റർമിനേഷൻ കൺട്രോൾ പോർട്ടുകൾ പ്രവർത്തനക്ഷമമാക്കുന്നു. |
പട്ടിക 11. GPIO IP കോർ പാരാമീറ്ററുകൾ - രജിസ്റ്ററുകൾ
| പരാമീറ്റർ | അവസ്ഥ | അനുവദനീയമായ മൂല്യങ്ങൾ | വിവരണം |
| രജിസ്ട്രേഷൻ മോഡ് |
— |
|
GPIO IP കോറിനായി രജിസ്റ്റർ മോഡ് വ്യക്തമാക്കുന്നു:
|
| സിൻക്രണസ് ക്ലിയർ / പ്രീസെറ്റ് പോർട്ട് പ്രവർത്തനക്ഷമമാക്കുക |
|
|
സിൻക്രണസ് റീസെറ്റ് പോർട്ട് എങ്ങനെ നടപ്പിലാക്കണമെന്ന് വ്യക്തമാക്കുന്നു.
|
| അസിൻക്രണസ് ക്ലിയർ / പ്രീസെറ്റ് പോർട്ട് പ്രവർത്തനക്ഷമമാക്കുക |
|
|
അസിൻക്രണസ് റീസെറ്റ് പോർട്ട് എങ്ങനെ നടപ്പിലാക്കണമെന്ന് വ്യക്തമാക്കുന്നു.
ACLR, ASET സിഗ്നലുകൾ സജീവമാണ്. |
| ക്ലോക്ക് പ്രവർത്തനക്ഷമമാക്കുക പോർട്ടുകൾ പ്രവർത്തനക്ഷമമാക്കുക | രജിസ്റ്റർ മോഡ് = DDIO |
|
|
| പകുതി നിരക്ക് യുക്തി | രജിസ്റ്റർ മോഡ് = DDIO |
|
ഓണാക്കിയാൽ, പകുതി നിരക്ക് DDIO പ്രവർത്തനക്ഷമമാക്കുന്നു. |
| ഇൻപുട്ട് / ഔട്ട്പുട്ട് ക്ലോക്കുകൾ വേർതിരിക്കുക |
|
|
ഓണാക്കിയാൽ, ബൈഡയറക്ഷണൽ മോഡിൽ ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാഥുകൾക്കായി പ്രത്യേക ക്ലോക്കുകൾ (CK_IN, CK_OUT) പ്രവർത്തനക്ഷമമാക്കുന്നു. |
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- പേജ് 12-ൽ ഇൻപുട്ടും ഔട്ട്പുട്ടും ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
- മാർഗ്ഗനിർദ്ദേശം: പേജ് 23-ൽ മൈഗ്രേറ്റഡ് ഐപിയിൽ datain_h, datain_l പോർട്ടുകൾ സ്വാപ്പ് ചെയ്യുക
രജിസ്റ്റർ പാക്കിംഗ്
വിസ്തീർണ്ണവും വിഭവ വിനിയോഗവും സംരക്ഷിക്കുന്നതിനായി ചുറ്റളവിൽ രജിസ്റ്റർ ചെയ്യാൻ GPIO IP കോർ നിങ്ങളെ അനുവദിക്കുന്നു.
നിങ്ങൾക്ക് ഇൻപുട്ട്, ഔട്ട്പുട്ട് പാതയിൽ ഫുൾ-റേറ്റ് DDIO ഒരു ഫ്ലിപ്പ് ഫ്ലോപ്പ് ആയി ക്രമീകരിക്കാം. അങ്ങനെ ചെയ്യുന്നതിന്, ഈ പട്ടികയിൽ ലിസ്റ്റ് ചെയ്തിരിക്കുന്ന .qsf അസൈൻമെന്റുകൾ ചേർക്കുക.
പട്ടിക 12. പാക്കിംഗ് QSF അസൈൻമെന്റുകൾ രജിസ്റ്റർ ചെയ്യുക
|
പാത |
QSF അസൈൻമെന്റ് |
| ഇൻപുട്ട് രജിസ്റ്റർ പാക്കിംഗ് | QSF അസൈൻമെന്റ് set_instance_assignment -name FAST_INPUT_REGISTER ON -to |
| ഔട്ട്പുട്ട് രജിസ്റ്റർ പാക്കിംഗ് | set_instance_assignment -name FAST_OUTPUT_REGISTER ON -to |
| ഔട്ട്പുട്ട് രജിസ്റ്റർ പാക്കിംഗ് പ്രവർത്തനക്ഷമമാക്കുന്നു | set_instance_assignment -name FAST_OUTPUT_ENABLE_REGISTER ON -to |
ശ്രദ്ധിക്കുക: ഈ അസൈൻമെന്റുകൾ രജിസ്റ്റർ പാക്കിംഗ് ഉറപ്പ് നൽകുന്നില്ല. എന്നിരുന്നാലും, ഈ അസൈൻമെന്റുകൾ നിയമപരമായ ഒരു സ്ഥാനം കണ്ടെത്താൻ ഫിറ്ററെ പ്രാപ്തമാക്കുന്നു. അല്ലെങ്കിൽ, ഫിറ്റർ ഫ്ലിപ്പ് ഫ്ലോപ്പ് കാമ്പിൽ സൂക്ഷിക്കുന്നു.
GPIO ഇന്റൽ FPGA IP ടൈമിംഗ്
GPIO IP കോറിന്റെ പ്രകടനം I/O നിയന്ത്രണങ്ങളെയും ക്ലോക്ക് ഘട്ടങ്ങളെയും ആശ്രയിച്ചിരിക്കുന്നു. നിങ്ങളുടെ GPIO കോൺഫിഗറേഷന്റെ സമയം സാധൂകരിക്കുന്നതിന്, ടൈമിംഗ് അനലൈസർ ഉപയോഗിക്കാൻ ഇന്റൽ ശുപാർശ ചെയ്യുന്നു.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ടൈമിംഗ് അനലൈസർ
സമയ ഘടകങ്ങൾ
GPIO IP കോർ ടൈമിംഗ് ഘടകങ്ങൾ മൂന്ന് പാതകൾ ഉൾക്കൊള്ളുന്നു.
- I/O ഇന്റർഫേസ് പാഥുകൾ-FPGA-യിൽ നിന്ന് ബാഹ്യ സ്വീകരിക്കുന്ന ഉപകരണങ്ങളിലേക്കും ബാഹ്യ ട്രാൻസ്മിറ്റിംഗ് ഉപകരണങ്ങളിൽ നിന്ന് FPGA-യിലേക്കും.
- ഡാറ്റയുടെയും ക്ലോക്കിന്റെയും കോർ ഇന്റർഫേസ് പാഥുകൾ - I/O മുതൽ കോർ വരെയും കോർ മുതൽ I/O വരെയും.
- പാതകൾ കൈമാറുക-അർദ്ധ നിരക്കിൽ നിന്ന് പൂർണ്ണ നിരക്ക് DDIO ലേക്ക്, പൂർണ്ണ നിരക്കിൽ നിന്ന് പകുതി നിരക്ക് DDIO ലേക്ക്.
ശ്രദ്ധിക്കുക: ടൈമിംഗ് അനലൈസർ DDIO_IN, DDIO_OUT ബ്ലോക്കുകൾക്കുള്ളിലെ പാതയെ ബ്ലാക്ക് ബോക്സുകളായി കണക്കാക്കുന്നു.
ചിത്രം 10. ഇൻപുട്ട് പാത്ത് ടൈമിംഗ് ഘടകങ്ങൾ
ചിത്രം 11. ഔട്ട്പുട്ട് പാത്ത് ടൈമിംഗ് ഘടകങ്ങൾ
ചിത്രം 12. ഔട്ട്പുട്ട് പാത്ത് ടൈമിംഗ് ഘടകങ്ങളെ പ്രാപ്തമാക്കുക
കാലതാമസം ഘടകങ്ങൾ
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ I/O ടൈമിംഗ് വിശകലനത്തിൽ സ്ലാക്ക് പരമാവധിയാക്കാൻ ഡിലേ ഘടകങ്ങൾ സ്വയമേവ സജ്ജീകരിക്കുന്നില്ല. സമയം അടയ്ക്കുന്നതിനോ സ്ലാക്ക് പരമാവധിയാക്കുന്നതിനോ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ക്രമീകരണങ്ങളിൽ കാലതാമസം ഘടകങ്ങൾ സ്വമേധയാ സജ്ജീകരിക്കുക file (.ക്യുഎസ്എഫ്).
പട്ടിക 13. കാലതാമസം മൂലകങ്ങൾ .qsf അസൈൻമെന്റുകൾ
കാലതാമസം മൂലകങ്ങൾ ആക്സസ് ചെയ്യുന്നതിന് .qsf-ൽ ഈ അസൈൻമെന്റുകൾ വ്യക്തമാക്കുക.
| കാലതാമസം ഘടകം | .qsf അസൈൻമെന്റ് |
| ഇൻപുട്ട് കാലതാമസം ഘടകം | ഇതിനായി set_instance_assignment -പേര് INPUT_DELAY_CHAIN <0..63> |
| ഔട്ട്പുട്ട് കാലതാമസം ഘടകം | ഇതിനായി set_instance_assignment -പേര് OUTPUT_DELAY_CHAIN <0..15> |
| ഔട്ട്പുട്ട് ഡിലേ എലമെന്റ് പ്രാപ്തമാക്കുക | ഇതിനായി set_instance_assignment -പേര് OE_DELAY_CHAIN <0..15> |
സമയ വിശകലനം
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്വെയർ GPIO IP കോറിനായി SDC സമയ നിയന്ത്രണങ്ങൾ സ്വയമേവ സൃഷ്ടിക്കുന്നില്ല. സമയ നിയന്ത്രണങ്ങൾ നിങ്ങൾ നേരിട്ട് നൽകണം.
സമയ മാർഗ്ഗനിർദ്ദേശങ്ങൾ പാലിക്കുക, ഉദാampടൈമിംഗ് അനലൈസർ I/O ടൈമിംഗ് ശരിയായി വിശകലനം ചെയ്യുന്നുണ്ടെന്ന് ഉറപ്പാക്കാൻ les.
- I/O ഇന്റർഫേസ് പാത്തുകൾക്കായി ശരിയായ സമയ വിശകലനം നടത്താൻ, .sdc-യിലെ സിസ്റ്റം ക്ലോക്ക് പിന്നിന് എതിരായി ഡാറ്റ പിന്നുകളുടെ സിസ്റ്റം ലെവൽ നിയന്ത്രണങ്ങൾ വ്യക്തമാക്കുക. file.
- കോർ ഇന്റർഫേസ് പാതകൾക്കായി ശരിയായ സമയ വിശകലനം നടത്താൻ, .sdc-ൽ ഈ ക്ലോക്ക് ക്രമീകരണങ്ങൾ നിർവ്വചിക്കുക file:
- കോർ രജിസ്റ്ററിലേക്കുള്ള ക്ലോക്ക്
— ലളിതമായ രജിസ്റ്ററിനും DDIO മോഡുകൾക്കുമായി I/O രജിസ്റ്ററുകളിലേക്ക് ക്ലോക്ക് ചെയ്യുക
ബന്ധപ്പെട്ട വിവരങ്ങൾ
AN 433: സോഴ്സ്-സിൻക്രണസ് ഇന്റർഫേസുകൾ നിയന്ത്രിക്കലും വിശകലനവും
ഉറവിട-സിൻക്രണസ് ഇന്റർഫേസുകൾ നിയന്ത്രിക്കുന്നതിനും വിശകലനം ചെയ്യുന്നതിനുമുള്ള സാങ്കേതികതകൾ വിവരിക്കുന്നു.
സിംഗിൾ ഡാറ്റ റേറ്റ് ഇൻപുട്ട് രജിസ്റ്റർ
ചിത്രം 13. സിംഗിൾ ഡാറ്റ റേറ്റ് ഇൻപുട്ട് രജിസ്റ്റർ
പട്ടിക 14. സിംഗിൾ ഡാറ്റ റേറ്റ് ഇൻപുട്ട് രജിസ്റ്റർ .sdc കമാൻഡ് എക്സ്ampലെസ്
| കമാൻഡ് | കമാൻഡ് എക്സ്ample | വിവരണം |
| സൃഷ്ടിക്കുക | create_clock -name sdr_in_clk -പീരിയഡ് "100 MHz" sdr_in_clk |
ഇൻപുട്ട് ക്ലോക്കിനായി ക്ലോക്ക് ക്രമീകരണം സൃഷ്ടിക്കുന്നു. |
| set_input_delay | സെറ്റ്_ഇൻപുട്ട്_കാലതാമസം -ക്ലോക്ക് sdr_in_clk 0.15 എസ്ഡിആർ_ഇൻ_ഡാറ്റ |
0.15 ns ഇൻപുട്ട് കാലതാമസത്തോടെ ഇൻപുട്ട് I/O യുടെ സമയം വിശകലനം ചെയ്യാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുന്നു. |
ഫുൾ-റേറ്റ് അല്ലെങ്കിൽ ഹാഫ്-റേറ്റ് DDIO ഇൻപുട്ട് രജിസ്റ്റർ
ഫുൾ-റേറ്റിന്റെയും ഹാഫ്-റേറ്റിന്റെയും DDIO ഇൻപുട്ട് രജിസ്റ്ററുകളുടെ ഇൻപുട്ട് വശം ഒന്നുതന്നെയാണ്. ഓഫ്-ചിപ്പ് ട്രാൻസ്മിറ്ററിനെ എഫ്പിജിഎയിലേക്ക് മാതൃകയാക്കാൻ ഒരു വെർച്വൽ ക്ലോക്ക് ഉപയോഗിച്ച് നിങ്ങൾക്ക് സിസ്റ്റത്തെ ശരിയായി നിയന്ത്രിക്കാനാകും.
ചിത്രം 14. ഫുൾ-റേറ്റ് അല്ലെങ്കിൽ ഹാഫ്-റേറ്റ് DDIO ഇൻപുട്ട് രജിസ്റ്റർ
പട്ടിക 15. ഫുൾ-റേറ്റ് അല്ലെങ്കിൽ ഹാഫ്-റേറ്റ് DDIO ഇൻപുട്ട് രജിസ്റ്റർ .sdc കമാൻഡ് എക്സ്ampലെസ്
| കമാൻഡ് | കമാൻഡ് എക്സ്ample | വിവരണം |
| സൃഷ്ടിക്കുക | create_clock -പേര് virtual_clock -കാലയളവ് "200 MHz" create_clock -name ddio_in_clk -കാലയളവ് “200 MHz” ddio_in_clk |
വെർച്വൽ ക്ലോക്കിനും DDIO ക്ലോക്കിനുമായി ക്ലോക്ക് ക്രമീകരണം സൃഷ്ടിക്കുക. |
| set_input_delay | സെറ്റ്_ഇൻപുട്ട്_ഡെയിലേ -വെർച്വൽ_ക്ലോക്ക് ക്ലോക്ക് 0.25 ഡിഡിയോ_ഇൻ_ഡാറ്റ സെറ്റ്_ഇൻപുട്ട്_കാലതാമസം -ആഡ്_ഡെയിലേ -ക്ലോക്ക്_ഫാൾ -ക്ലോക്ക് വെർച്വൽ_ക്ലോക്ക് 0.25 ഡിഡിയോ_ഇൻ_ഡാറ്റ |
കൈമാറ്റത്തിന്റെ പോസിറ്റീവ് ക്ലോക്ക് എഡ്ജും നെഗറ്റീവ് ക്ലോക്ക് എഡ്ജും വിശകലനം ചെയ്യാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുക. രണ്ടാമത്തെ set_input_delay കമാൻഡിലെ -add_delay ശ്രദ്ധിക്കുക. |
| സെറ്റ്_ഫാൾസ്_പാത്ത് | തെറ്റായ_പാത സജ്ജമാക്കുക -fall_from വെർച്വൽ_ക്ലോക്ക് -ddio_in_clk-ലേക്ക് ഉയരുക തെറ്റായ_പാത സജ്ജമാക്കുക -ഉയർച്ച_മുതൽ വെർച്വൽ_ക്ലോക്ക് -ddio_in_clk-ലേക്ക്_fall_t |
പോസിറ്റീവ് ക്ലോക്ക് എഡ്ജ് നെഗറ്റീവ് എഡ്ജ് ട്രിഗർ ചെയ്ത രജിസ്റ്ററിലേക്കും നെഗറ്റീവ് ക്ലോക്ക് എഡ്ജ് പോസിറ്റീവ് എഡ്ജ് ട്രിഗർ ചെയ്ത രജിസ്റ്ററിലേക്കും അവഗണിക്കാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുക.
ശ്രദ്ധിക്കുക: ck_hr ആവൃത്തി ck_fr ആവൃത്തിയുടെ പകുതി ആയിരിക്കണം. I/O PLL ആണ് ക്ലോക്കുകൾ പ്രവർത്തിപ്പിക്കുന്നതെങ്കിൽ, deriv_pll_clocks .sdc കമാൻഡ് ഉപയോഗിക്കുന്നത് നിങ്ങൾക്ക് പരിഗണിക്കാവുന്നതാണ്. |
സിംഗിൾ ഡാറ്റ റേറ്റ് ഔട്ട്പുട്ട് രജിസ്റ്റർ
ചിത്രം 15. സിംഗിൾ ഡാറ്റ റേറ്റ് ഔട്ട്പുട്ട് രജിസ്റ്റർ
പട്ടിക 16. സിംഗിൾ ഡാറ്റ റേറ്റ് ഔട്ട്പുട്ട് രജിസ്റ്റർ .sdc കമാൻഡ് എക്സ്ampലെസ്
| കമാൻഡ് | കമാൻഡ് എക്സ്ample | വിവരണം |
| create_clock, create_generated_clock എന്നിവ | create_clock -name sdr_out_clk -കാലയളവ് “100 MHz” sdr_out_clk create_generated_clock -ഉറവിടം sdr_out_clk - പേര് sdr_out_outclk എസ്ഡിആർ_ഔട്ട്_ഔട്ട്ക്ൾക്ക് |
സംപ്രേഷണം ചെയ്യുന്നതിനായി സോഴ്സ് ക്ലോക്കും ഔട്ട്പുട്ട് ക്ലോക്കും ജനറേറ്റ് ചെയ്യുക. |
| set_output_delay | സെറ്റ്_ഔട്ട്പുട്ട്_കാലതാമസം -ക്ലോക്ക് sdr_out_clk 0.45 എസ്ഡിആർ_ഔട്ട്_ഡാറ്റ |
പ്രക്ഷേപണം ചെയ്യാനുള്ള ഔട്ട്പുട്ട് ക്ലോക്കിനെതിരെ പ്രക്ഷേപണം ചെയ്യുന്നതിന് ഔട്ട്പുട്ട് ഡാറ്റ വിശകലനം ചെയ്യാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുന്നു. |
ഫുൾ-റേറ്റ് അല്ലെങ്കിൽ ഹാഫ്-റേറ്റ് DDIO ഔട്ട്പുട്ട് രജിസ്റ്റർ
ഫുൾ-റേറ്റിന്റെയും ഹാഫ്-റേറ്റിന്റെയും DDIO ഔട്ട്പുട്ട് രജിസ്റ്ററുകളുടെ ഔട്ട്പുട്ട് വശം ഒന്നുതന്നെയാണ്.
പട്ടിക 17. DDIO ഔട്ട്പുട്ട് രജിസ്റ്റർ .sdc കമാൻഡ് എക്സ്ampലെസ്
| കമാൻഡ് | കമാൻഡ് എക്സ്ample | വിവരണം |
| create_clock, create_generated_clock എന്നിവ | create_clock -name ddio_out_fr_clk -കാലയളവ് “200 MHz” ddio_out_fr_clk create_generated_clock -ഉറവിടം ddio_out_fr_clk -പേര് ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക്ക് ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക്ക് |
ഡിഡിഐഒയിലേക്ക് ക്ലോക്കുകളും പ്രക്ഷേപണം ചെയ്യാനുള്ള ക്ലോക്കും ജനറേറ്റ് ചെയ്യുക. |
| set_output_delay | സെറ്റ്_ഔട്ട്പുട്ട്_കാലതാമസം -ക്ലോക്ക് ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക് 0.55 ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഡാറ്റ സെറ്റ്_ഔട്ട്പുട്ട്_കാലതാമസം -ആഡ്_ഡെയിലേ -ക്ലോക്ക്_ഫാൾ -ക്ലോക്ക് ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക് 0.55 ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഡാറ്റ |
ഔട്ട്പുട്ട് ക്ലോക്കിനെതിരെ പോസിറ്റീവ്, നെഗറ്റീവ് ഡാറ്റ വിശകലനം ചെയ്യാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുക. |
| സെറ്റ്_ഫാൾസ്_പാത്ത് | തെറ്റായ_പാത സജ്ജമാക്കുക -ഉയർച്ച_മുതൽ ddio_out_fr_clk -fall_to ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക്ക് തെറ്റായ_പാത സജ്ജമാക്കുക -fall_from ddio_out_fr_clk -എഴുന്നേൽക്കുക_ടു ഡിഡിയോ_ഔട്ട്_എഫ്ആർ_ഔട്ട്ക്ൾക്ക് |
ഔട്ട്പുട്ട് ക്ലോക്കിന്റെ ഫാലിംഗ് എഡ്ജിനെതിരെ സോഴ്സ് ക്ലോക്കിന്റെ ഉയരുന്ന എഡ്ജ് അവഗണിക്കാൻ ടൈമിംഗ് അനലൈസറിന് നിർദ്ദേശം നൽകുക. |
ടൈമിംഗ് ക്ലോഷർ മാർഗ്ഗനിർദ്ദേശങ്ങൾ
GPIO ഇൻപുട്ട് രജിസ്റ്ററുകൾക്ക്, നിങ്ങൾ ഇൻപുട്ട് കാലതാമസം ശൃംഖല സജ്ജമാക്കിയില്ലെങ്കിൽ, ഇൻപുട്ട് I/O ട്രാൻസ്ഫർ ഹോൾഡ് സമയം പരാജയപ്പെടാൻ സാധ്യതയുണ്ട്. ക്ലോക്ക് കാലതാമസം ഡാറ്റാ കാലതാമസത്തേക്കാൾ വലുതായതാണ് ഈ പരാജയത്തിന് കാരണം.
ഹോൾഡ് സമയം കണ്ടെത്തുന്നതിന്, ഇൻപുട്ട് കാലതാമസ ശൃംഖല ഉപയോഗിച്ച് ഇൻപുട്ട് ഡാറ്റ പാതയിലേക്ക് കാലതാമസം ചേർക്കുക. പൊതുവേ, ഇൻപുട്ട് കാലതാമസം ശൃംഖല 60 സ്പീഡ് ഗ്രേഡിൽ ഓരോ ഘട്ടത്തിലും ഏകദേശം 1 പിഎസ് ആണ്. സമയം കടന്നുപോകാൻ ഏകദേശ ഇൻപുട്ട് കാലതാമസം ചെയിൻ ക്രമീകരണം ലഭിക്കാൻ, നെഗറ്റീവ് ഹോൾഡ് സ്ലാക്കിനെ 60 പിഎസ് കൊണ്ട് ഹരിക്കുക.
എന്നിരുന്നാലും, I/O PLL GPIO ഇൻപുട്ട് രജിസ്റ്ററുകളുടെ (ലളിതമായ രജിസ്റ്റർ അല്ലെങ്കിൽ DDIO മോഡ്) ക്ലോക്കുകൾ പ്രവർത്തിപ്പിക്കുകയാണെങ്കിൽ, നിങ്ങൾക്ക് നഷ്ടപരിഹാര മോഡ് ഉറവിട സിൻക്രണസ് മോഡിലേക്ക് സജ്ജമാക്കാൻ കഴിയും. മികച്ച സജ്ജീകരണത്തിനായി I/O PLL കോൺഫിഗർ ചെയ്യാനും ഇൻപുട്ട് I/O ടൈമിംഗ് വിശകലനത്തിനായി സ്ലാക്ക് ഹോൾഡ് ചെയ്യാനും ഫിറ്റർ ശ്രമിക്കും.
GPIO ഔട്ട്‌പുട്ടിനും ഔട്ട്പുട്ട് പ്രവർത്തനക്ഷമമാക്കുന്ന രജിസ്റ്ററുകൾക്കും, ഔട്ട്പുട്ട്, ഔട്ട്പുട്ട് പ്രവർത്തനക്ഷമമാക്കുന്ന കാലതാമസം ശൃംഖലകൾ എന്നിവ ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഔട്ട്പുട്ട് ഡാറ്റയിലേക്കും ക്ലോക്കിലേക്കും കാലതാമസം ചേർക്കാൻ കഴിയും.
- സജ്ജീകരണ സമയ ലംഘനം നിങ്ങൾ നിരീക്ഷിക്കുകയാണെങ്കിൽ, നിങ്ങൾക്ക് ഔട്ട്പുട്ട് ക്ലോക്ക് കാലതാമസം ചെയിൻ ക്രമീകരണം വർദ്ധിപ്പിക്കാൻ കഴിയും.
- ഹോൾഡ് ടൈം ലംഘനം നിങ്ങൾ നിരീക്ഷിച്ചാൽ, നിങ്ങൾക്ക് ഔട്ട്പുട്ട് ഡാറ്റ കാലതാമസം ചെയിൻ ക്രമീകരണം വർദ്ധിപ്പിക്കാൻ കഴിയും.
GPIO ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampലെസ്
GPIO IP കോറിന് മുൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംampപാരാമീറ്റർ എഡിറ്ററിലെ നിങ്ങളുടെ IP കോൺഫിഗറേഷനുമായി പൊരുത്തപ്പെടുന്ന les. നിങ്ങൾക്ക് ഈ ഡിസൈൻ ഉപയോഗിക്കാംampസിമുലേഷനുകളിൽ ഐപി കോർ, പ്രതീക്ഷിക്കുന്ന സ്വഭാവം എന്നിവ സ്ഥാപിക്കുന്നതിനുള്ള റഫറൻസുകളായി les.
നിങ്ങൾക്ക് മുൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംampGPIO IP കോർ പാരാമീറ്റർ എഡിറ്ററിൽ നിന്നുള്ള les. നിങ്ങൾക്ക് ആവശ്യമുള്ള പാരാമീറ്ററുകൾ സജ്ജമാക്കിയ ശേഷം, ക്ലിക്കുചെയ്യുക എക്സി ജനറേറ്റ് ചെയ്യുകampലെ ഡിസൈൻ. ഐപി കോർ ഡിസൈൻ എക്സിറ്റ് സൃഷ്ടിക്കുന്നുample ഉറവിടം fileനിങ്ങൾ വ്യക്തമാക്കിയ ഡയറക്ടറിയിൽ s.
ചിത്രം 16. ഉറവിടം Fileജനറേറ്റഡ് ഡിസൈനിലെ എക്സിample ഡയറക്ടറി
കുറിപ്പ്: The .qsys fileഡിസൈൻ സമയത്ത് ആന്തരിക ഉപയോഗത്തിനുള്ളതാണ് sampലെ ജനറേഷൻ മാത്രം. നിങ്ങൾക്ക് ഈ .qsys എഡിറ്റ് ചെയ്യാൻ കഴിയില്ല files.
GPIO IP കോർ സിന്തസൈസ് ചെയ്യാവുന്ന ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ എക്സ്ample
സിന്തസൈസ് ചെയ്യാവുന്ന ഡിസൈൻ മുൻampനിങ്ങൾക്ക് ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റിൽ ഉൾപ്പെടുത്താൻ കഴിയുന്ന ഒരു കംപൈലേഷൻ-റെഡി പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റമാണ് le.
ഡിസൈൻ സൃഷ്ടിക്കുന്നതും ഉപയോഗിക്കുന്നതും Example
സമന്വയിപ്പിക്കാവുന്ന ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ ജനറേറ്റുചെയ്യാൻ മുൻampഉറവിടത്തിൽ നിന്ന് le files, ഡിസൈൻ എക്സിൽ ഇനിപ്പറയുന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുകample ഡയറക്ടറി:
ക്വാർട്ടസ്_ഷ് -t make_qii_design.tcl
ഉപയോഗിക്കേണ്ട ഒരു കൃത്യമായ ഉപകരണം വ്യക്തമാക്കുന്നതിന്, ഇനിപ്പറയുന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുക:
ക്വാർട്ടസ്_ഷ് -t make_qii_design.tcl [ഉപകരണത്തിന്റെ_പേര്]
TCL സ്ക്രിപ്റ്റ് ed_synth.qpf പ്രോജക്റ്റ് അടങ്ങുന്ന ഒരു qii ഡയറക്ടറി സൃഷ്ടിക്കുന്നു. file. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ നിങ്ങൾക്ക് ഈ പ്രോജക്റ്റ് തുറക്കാനും കംപൈൽ ചെയ്യാനും കഴിയും.
GPIO IP കോർ സിമുലേഷൻ ഡിസൈൻ എക്സ്ample
സിമുലേഷൻ ഡിസൈൻ ഉദാampഒരു സിമുലേഷൻ ഡ്രൈവറുമായി ബന്ധിപ്പിച്ചിട്ടുള്ള IP ഇൻസ്റ്റൻസ് നിർമ്മിക്കുന്നതിന് le നിങ്ങളുടെ GPIO IP കോർ പാരാമീറ്റർ ക്രമീകരണങ്ങൾ ഉപയോഗിക്കുന്നു. ഡ്രൈവർ ക്രമരഹിതമായ ട്രാഫിക് സൃഷ്ടിക്കുകയും ഔട്ട് ഗോയിംഗ് ഡാറ്റയുടെ നിയമസാധുത ആന്തരികമായി പരിശോധിക്കുകയും ചെയ്യുന്നു.
ഡിസൈൻ ഉപയോഗിക്കുന്നത് മുൻample, നിങ്ങൾ ഉപയോഗിക്കുന്ന സിമുലേറ്ററിനെ ആശ്രയിച്ച് ഒരൊറ്റ കമാൻഡ് ഉപയോഗിച്ച് നിങ്ങൾക്ക് ഒരു സിമുലേഷൻ പ്രവർത്തിപ്പിക്കാൻ കഴിയും. നിങ്ങൾക്ക് ജിപിഐഒ ഐപി കോർ എങ്ങനെ ഉപയോഗിക്കാമെന്ന് സിമുലേഷൻ കാണിക്കുന്നു.
ഡിസൈൻ സൃഷ്ടിക്കുന്നതും ഉപയോഗിക്കുന്നതും Example
സിമുലേഷൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ ഉദാampഉറവിടത്തിൽ നിന്ന് le fileഒരു വെരിലോഗ് സിമുലേറ്ററിനായി, ഡിസൈൻ എക്സിൽ ഇനിപ്പറയുന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുകample ഡയറക്ടറി:
ക്വാർട്ടസ്_ഷ് -t make_sim_design.tcl
സിമുലേഷൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ ഉദാampഉറവിടത്തിൽ നിന്ന് le fileഒരു വിഎച്ച്ഡിഎൽ സിമുലേറ്ററിനായി, ഡിസൈൻ എക്സിൽ ഇനിപ്പറയുന്ന കമാൻഡ് പ്രവർത്തിപ്പിക്കുകample ഡയറക്ടറി:
ക്വാർട്ടസ്_ഷ് -t make_sim_design.tcl വിഎച്ച്ഡിഎൽ
TCL സ്ക്രിപ്റ്റ് ഒരു സിം ഡയറക്ടറി സൃഷ്ടിക്കുന്നു, അതിൽ സബ്‌ഡയറക്‌ടറികൾ അടങ്ങിയിരിക്കുന്നു - പിന്തുണയ്‌ക്കുന്ന ഓരോ സിമുലേഷൻ ടൂളിനും ഒന്ന്. ഓരോ സിമുലേഷൻ ടൂളിനുമുള്ള സ്ക്രിപ്റ്റുകൾ നിങ്ങൾക്ക് അനുബന്ധ ഡയറക്ടറികളിൽ കണ്ടെത്താം.
Arria V, Cyclone V, Stratix V ഉപകരണങ്ങൾക്കുള്ള IP മൈഗ്രേഷൻ ഫ്ലോ
Arria V, Cyclone V, Stratix V എന്നീ ഉപകരണങ്ങളുടെ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP കോറുകൾ Intel Arria 10, Intel GXne ഉപകരണങ്ങളുടെ GPIO IP കോറിലേക്ക് മൈഗ്രേറ്റ് ചെയ്യാൻ IP മൈഗ്രേഷൻ ഫ്ലോ നിങ്ങളെ അനുവദിക്കുന്നു.
ഈ ഐപി മൈഗ്രേഷൻ ഫ്ലോ, ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP കോറുകൾ എന്നിവയുടെ ക്രമീകരണങ്ങളുമായി പൊരുത്തപ്പെടുന്നതിന് GPIO IP കോർ കോൺഫിഗർ ചെയ്യുന്നു, ഇത് IP കോർ പുനർനിർമ്മിക്കാൻ നിങ്ങളെ അനുവദിക്കുന്നു.
ശ്രദ്ധിക്കുക: ചില ഐപി കോറുകൾ നിർദ്ദിഷ്ട മോഡുകളിൽ മാത്രം ഐപി മൈഗ്രേഷൻ ഫ്ലോയെ പിന്തുണയ്ക്കുന്നു. നിങ്ങളുടെ IP കോർ പിന്തുണയ്‌ക്കാത്ത ഒരു മോഡിലാണെങ്കിൽ, നിങ്ങൾ GPIO IP കോറിനായി IP പാരാമീറ്റർ എഡിറ്റർ പ്രവർത്തിപ്പിക്കുകയും IP കോർ സ്വമേധയാ കോൺഫിഗർ ചെയ്യുകയും ചെയ്യേണ്ടതുണ്ട്.
നിങ്ങളുടെ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP കോറുകൾ മൈഗ്രേറ്റ് ചെയ്യുന്നു
നിങ്ങളുടെ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, ALTIOBUF IP കോറുകൾ GPIO Intel FPGA IP IP കോറിലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുന്നതിന്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- IP പാരാമീറ്റർ എഡിറ്ററിൽ നിങ്ങളുടെ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, അല്ലെങ്കിൽ ALTIOBUF IP കോർ തുറക്കുക.
- ൽ നിലവിൽ തിരഞ്ഞെടുത്ത ഉപകരണ കുടുംബം, തിരഞ്ഞെടുക്കുക ഇന്റൽ ഏരിയ 10 or ഇന്റൽ സൈക്ലോൺ 10 GX.
- ക്ലിക്ക് ചെയ്യുക പൂർത്തിയാക്കുക GPIO IP പാരാമീറ്റർ എഡിറ്റർ തുറക്കാൻ.
ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, അല്ലെങ്കിൽ ALTIOBUF കോർ ക്രമീകരണങ്ങൾക്ക് സമാനമായ GPIO IP കോർ ക്രമീകരണങ്ങൾ IP പാരാമീറ്റർ എഡിറ്റർ കോൺഫിഗർ ചെയ്യുന്നു. - രണ്ടും തമ്മിൽ പൊരുത്തപ്പെടാത്ത ക്രമീകരണങ്ങൾ ഉണ്ടെങ്കിൽ, തിരഞ്ഞെടുക്കുക പിന്തുണയ്‌ക്കുന്ന പുതിയ ക്രമീകരണങ്ങൾ.
- ക്ലിക്ക് ചെയ്യുക പൂർത്തിയാക്കുക IP കോർ പുനരുജ്ജീവിപ്പിക്കാൻ.
- RTL-ലെ നിങ്ങളുടെ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, അല്ലെങ്കിൽ ALTIOBUF IP കോർ ഇൻസ്റ്റന്റേഷൻ മാറ്റി പകരം GPIO IP കോർ നൽകുക.
ശ്രദ്ധിക്കുക: GPIO IP കോർ പോർട്ട് പേരുകൾ ALTDDIO_IN, ALTDDIO_OUT, ALTDDIO_BIDIR, അല്ലെങ്കിൽ ALTIOBUF IP കോർ പോർട്ട് നാമങ്ങളുമായി പൊരുത്തപ്പെടണമെന്നില്ല. അതിനാൽ, തൽക്ഷണത്തിൽ IP കോർ നാമം മാറ്റുന്നത് മതിയാകില്ല.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 12-ൽ ഇൻപുട്ടും ഔട്ട്പുട്ടും ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
മാർഗ്ഗനിർദ്ദേശം: മൈഗ്രേറ്റഡ് ഐപിയിൽ datain_h, datain_l പോർട്ടുകൾ സ്വാപ്പ് ചെയ്യുക
നിങ്ങളുടെ GPIO IP മുമ്പത്തെ ഉപകരണങ്ങളിൽ നിന്ന് GPIO IP കോറിലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുമ്പോൾ, നിങ്ങൾക്ക് ഓണാക്കാനാകും ലെഗസി ടോപ്പ് ലെവൽ പോർട്ട് നാമങ്ങൾ ഉപയോഗിക്കുക GPIO IP കോർ പാരാമീറ്റർ എഡിറ്ററിലെ ഓപ്ഷൻ. എന്നിരുന്നാലും, GPIO IP കോറിലെ ഈ പോർട്ടുകളുടെ സ്വഭാവം Stratix V, Arria V, Cyclone V ഉപകരണങ്ങൾക്കായി ഉപയോഗിക്കുന്ന IP കോറുകളിൽ നിന്ന് വ്യത്യസ്തമാണ്.
GPIO IP കോർ ഈ പോർട്ടുകളെ ഈ ക്ലോക്ക് അരികുകളിലെ ഔട്ട്പുട്ട് രജിസ്റ്ററുകളിലേക്ക് നയിക്കുന്നു:
- datain_h-ഔട്ട്‌ക്ലോക്കിന്റെ വർദ്ധിച്ചുവരുന്ന അറ്റത്ത്
- datain_l-ഔട്ട്‌ക്ലോക്കിന്റെ താഴുന്ന അറ്റത്ത്
നിങ്ങളുടെ GPIO IP, Stratix V, Arria V, Cyclone V ഉപകരണങ്ങളിൽ നിന്ന് മൈഗ്രേറ്റ് ചെയ്‌തിട്ടുണ്ടെങ്കിൽ, GPIO IP കോർ സൃഷ്‌ടിക്കുന്ന IP നിങ്ങൾ തൽക്ഷണം ചെയ്യുമ്പോൾ datain_h, datain_l പോർട്ടുകൾ സ്വാപ്പ് ചെയ്യുക.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
പേജ് 12-ൽ ഇൻപുട്ടും ഔട്ട്പുട്ടും ബസ് ഉയർന്നതും താഴ്ന്നതുമായ ബിറ്റുകൾ
GPIO ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവുകൾ
IP പതിപ്പുകൾ v19.1 വരെയുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്വെയർ പതിപ്പ് 19.2 അല്ലെങ്കിൽ അതിനുശേഷമുള്ളതിൽ നിന്ന്, ഐപി കോറുകൾക്ക് ഒരു പുതിയ ഐപി പതിപ്പിംഗ് സ്കീം ഉണ്ട്.
ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
|
IP കോർ പതിപ്പ് |
ഉപയോക്തൃ ഗൈഡ് |
| 20.0.0 | GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ |
| 19.3.0 | GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ |
| 19.3.0 | GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ |
| 18.1 | GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ |
| 18.0 | GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ |
| 17.1 | ഇന്റൽ FPGA GPIO IP കോർ ഉപയോക്തൃ ഗൈഡ് |
| 17.0 | Altera GPIO IP കോർ ഉപയോക്തൃ ഗൈഡ് |
| 16.1 | Altera GPIO IP കോർ ഉപയോക്തൃ ഗൈഡ് |
| 16.0 | Altera GPIO IP കോർ ഉപയോക്തൃ ഗൈഡ് |
| 14.1 | Altera GPIO മെഗാഫംഗ്ഷൻ ഉപയോക്തൃ ഗൈഡ് |
| 13.1 | Altera GPIO മെഗാഫംഗ്ഷൻ ഉപയോക്തൃ ഗൈഡ് |
GPIO ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ഹിസ്റ്ററി: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ
|
പ്രമാണ പതിപ്പ് |
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP പതിപ്പ് |
മാറ്റങ്ങൾ |
|
2021.07.15 |
21.2 |
20.0.0 |
ലളിതമാക്കിയത് കാണിക്കുന്ന ഡയഗ്രം അപ്ഡേറ്റ് ചെയ്തു view ഡൗട്ട്[0] ഡൗട്ടിലേക്കും[3] ഡൗട്ടിലേക്കും[3] ഡൗട്ടിലേക്കും[0] അപ്ഡേറ്റ് ചെയ്യാനുള്ള സിംഗിൾ-എൻഡ് ജിപിഐഒ ഇൻപുട്ട് പാത്ത്. |
|
2021.03.29 |
21.1 |
20.0.0 |
GPIO IP പതിപ്പ് നമ്പർ 20.0.0 ലേക്ക് അപ്ഡേറ്റ് ചെയ്തു. |
|
2021.03.12 |
20.4 |
19.3.0 |
GPIO IP, റൈസിംഗ് എഡ്ജിൽ datain_h ഉം ഫാലിംഗ് എഡ്ജിൽ datain_l ഉം ഡ്രൈവ് ചെയ്യുന്നുവെന്ന് വ്യക്തമാക്കാൻ IP മൈഗ്രേഷൻ മാർഗ്ഗനിർദ്ദേശം അപ്ഡേറ്റ് ചെയ്തു. |
|
2019.10.01 |
19.3 |
19.3.0 |
കാലതാമസം മൂലകങ്ങളെക്കുറിച്ചുള്ള വിഷയത്തിലെ .qsf അസൈൻമെന്റ് കോഡുകളിലെ ടൈപ്പോഗ്രാഫിക്കൽ പിശക് തിരുത്തി. |
|
2019.03.04 |
18.1 |
18.1 |
ഇൻപുട്ട് പാത്ത്, ഔട്ട്പുട്ട്, ഔട്ട്പുട്ട് എന്നിവയെക്കുറിച്ചുള്ള വിഷയങ്ങളിൽ പാതകൾ പ്രവർത്തനക്ഷമമാക്കുന്നു:
|
|
2018.08.28 |
18.0 |
18.0 |
|
| തീയതി | പതിപ്പ് | മാറ്റങ്ങൾ |
| നവംബർ 2017 | 2017.11.06 |
|
| മെയ് 2017 | 2017.05.08 |
|
| ഒക്ടോബർ 2016 | 2016.10.31 |
|
| ഓഗസ്റ്റ് 2016 | 2016.08.05 |
|
| ഓഗസ്റ്റ് 2014 | 2014.08.18 |
|
| നവംബർ 2013 | 2013.11.29 | പ്രാരംഭ റിലീസ്. |
GPIO Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്: Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ
പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
 |
intel GPIO ഇന്റൽ FPGA IP [pdf] ഉപയോക്തൃ ഗൈഡ് GPIO ഇന്റൽ FPGA IP, GPIO, Intel FPGA IP, FPGA IP |
