ഇൻ്റൽ ലോഗോHDMI Arria 10 FPGA IP ഡിസൈൻ എക്സിample
ഉപയോക്തൃ ഗൈഡ്intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampleHDMI Intel® Arria 10 FPGA IP
ഡിസൈൻ എക്സിampലെ ഉപയോക്തൃ ഗൈഡ്
Intel®Quartus®-നായി അപ്‌ഡേറ്റ് ചെയ്‌തു
പ്രൈം ഡിസൈൻ സ്യൂട്ട്: 22.4
IP പതിപ്പ്: 19.7.1

ഉള്ളടക്കം മറയ്ക്കുക
1 HDMI Intel® FPGA IP ഡിസൈൻ എക്സിampIntel® Arria® 10 ഉപകരണങ്ങൾക്കുള്ള ദ്രുത ആരംഭ ഗൈഡ്
2 HDMI 2.1 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 1)
3 HDMI 2.0 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 0)
4 HDCP ഓവർ HDMI 2.0/2.1 ഡിസൈൻ എക്സിample
5 HDMI ഇന്റൽ അരിയ 10 FPGA IP ഡിസൈൻ എക്സിample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്
6 HDMI Intel Arria 10 FPGA IP ഡിസൈനിനായുള്ള പുനരവലോകന ചരിത്രം Exampലെ ഉപയോക്തൃ ഗൈഡ്
7 പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
7.1 റഫറൻസുകൾ
8 ബന്ധപ്പെട്ട പോസ്റ്റുകൾ

HDMI Intel® FPGA IP ഡിസൈൻ എക്സിampIntel® Arria® 10 ഉപകരണങ്ങൾക്കുള്ള ദ്രുത ആരംഭ ഗൈഡ്

HDMI Intel® 10 ഉപകരണങ്ങൾ ഒരു സിമുലേറ്റിംഗ് ടെസ്റ്റ്ബെഞ്ചും കംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന ഒരു ഹാർഡ്‌വെയർ ഡിസൈനും ഉൾക്കൊള്ളുന്നു.
FPGA IP ഡിസൈൻ എക്സിampIntel Arria® എന്നതിനുള്ള le
HDMI ഇന്റൽ FPGA IP ഇനിപ്പറയുന്ന ഡിസൈൻ മുൻ വാഗ്ദാനം ചെയ്യുന്നുampകുറവ്:

  • HDMI 2.1 RX-TX ഫിക്‌സഡ് റേറ്റ് ലിങ്ക് (FRL) മോഡ് പ്രവർത്തനക്ഷമമാക്കിയ ഡിസൈൻ റീട്രാൻസ്മിറ്റ്
  • FRL മോഡ് പ്രവർത്തനരഹിതമാക്കിയ HDMI 2.0 RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ
  • HDMI 2.0 ഡിസൈനിലൂടെ HDCP

കുറിപ്പ്: Intel® Quartus Prime Pro എഡിഷൻ സോഫ്റ്റ്‌വെയറിൽ HDCP ഫീച്ചർ ഉൾപ്പെടുത്തിയിട്ടില്ല.
എച്ച്ഡിസിപി ഫീച്ചർ ആക്സസ് ചെയ്യുന്നതിന്, എന്ന വിലാസത്തിൽ ഇന്റലിനെ ബന്ധപ്പെടുക https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.
നിങ്ങൾ ഒരു ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ മുൻample, പാരാമീറ്റർ എഡിറ്റർ യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഹാർഡ്‌വെയറിൽ ഡിസൈൻ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും പരിശോധിക്കാനും ആവശ്യമാണ്.
ചിത്രം 1. വികസന ഘട്ടങ്ങൾintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - വികസന ഘട്ടങ്ങൾബന്ധപ്പെട്ട വിവരങ്ങൾ
HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്
1.1 ഡിസൈൻ സൃഷ്ടിക്കുന്നു
ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിലെ HDMI ഇന്റൽ FPGA IP പാരാമീറ്റർ എഡിറ്റർ ഉപയോഗിക്കുകampലെസ്. ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സവിശേഷതകൾക്ക് വിധേയമാക്കാൻ Intel വാറന്റ് നൽകുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
നിയോസിൽ നിന്ന് ആരംഭിക്കുന്നു® ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.2-ലും ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.1-ലും II EDS, നിയോസ് II EDS-ന്റെ Windows* പതിപ്പിലെ Cygwin ഘടകം Intel നീക്കം ചെയ്‌തു, പകരം Windows* Subsystem for Linux (WSL). നിങ്ങളൊരു വിൻഡോസ്* ഉപയോക്താവാണെങ്കിൽ, നിങ്ങളുടെ ഡിസൈൻ എക്‌സ് സൃഷ്‌ടിക്കുന്നതിന് മുമ്പ് നിങ്ങൾ WSL ഇൻസ്റ്റാൾ ചെയ്യേണ്ടതുണ്ട്ample.
ചിത്രം 2. ഡിസൈൻ ഫ്ലോ സൃഷ്ടിക്കുന്നുintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡിസൈൻ ഫ്ലോ സൃഷ്ടിക്കുന്നു

  1. Intel Arria 10 ഉപകരണ കുടുംബത്തെ ലക്ഷ്യമാക്കി ഒരു പ്രോജക്റ്റ് സൃഷ്‌ടിച്ച് ആവശ്യമുള്ള ഉപകരണം തിരഞ്ഞെടുക്കുക.
  2. IP കാറ്റലോഗിൽ, ഇന്റർഫേസ് പ്രോട്ടോക്കോളുകൾ ➤ ഓഡിയോ & വീഡിയോ ➤ HDMI Intel FPGA IP കണ്ടെത്തി ഡബിൾ ക്ലിക്ക് ചെയ്യുക. പുതിയ ഐപി വേരിയന്റ് അല്ലെങ്കിൽ പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
  3. നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിനായി ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip അല്ലെങ്കിൽ .qsys.
  4. ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
  5. IP ടാബിൽ, TX, RX എന്നിവയ്‌ക്കായി ആവശ്യമുള്ള പാരാമീറ്ററുകൾ കോൺഫിഗർ ചെയ്യുക.
  6. HDMI 2.1 ഡിസൈൻ എക്‌സി ജനറേറ്റ് ചെയ്യുന്നതിന് പിന്തുണ FRL പാരാമീറ്റർ ഓണാക്കുകample FRL മോഡിൽ. HDMI 2.0 ഡിസൈൻ എക്‌സ് ജനറേറ്റ് ചെയ്യാൻ ഇത് ഓഫാക്കുകampFRL ഇല്ലാതെ le.
  7. ഡിസൈനിൽ എക്സിampടാബിൽ, Arria 10 HDMI RX-TX Retransmit തിരഞ്ഞെടുക്കുക.
  8. ടെസ്റ്റ്ബെഞ്ച് ജനറേറ്റുചെയ്യാൻ സിമുലേഷൻ തിരഞ്ഞെടുക്കുക, ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സൈസ് സൃഷ്‌ടിക്കാൻ സിന്തസിസ് തിരഞ്ഞെടുക്കുകample. നിങ്ങൾ ഡിസൈൻ എക്‌സ് സൃഷ്‌ടിക്കാൻ ഈ ഓപ്ഷനുകളിലൊന്നെങ്കിലും തിരഞ്ഞെടുക്കണംample fileഎസ്. നിങ്ങൾ രണ്ടും തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, ജനറേഷൻ സമയം കൂടുതലാണ്.
  9. സൃഷ്ടിക്കുന്നതിന് File ഫോർമാറ്റ് ചെയ്യുക, വെരിലോഗ് അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ തിരഞ്ഞെടുക്കുക.
  10. ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിനായി, Intel Arria 10 GX FPGA ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുക്കുക. നിങ്ങൾ ഒരു വികസന കിറ്റ് തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, ടാർഗെറ്റ് ബോർഡിലെ ഉപകരണവുമായി പൊരുത്തപ്പെടുന്നതിന് ടാർഗെറ്റ് ഉപകരണം (ഘട്ടം 4-ൽ തിരഞ്ഞെടുത്തത്) മാറുന്നു. Intel Arria 10 GX FPGA ഡെവലപ്‌മെന്റ് കിറ്റിന്, ഡിഫോൾട്ട് ഉപകരണം 10AX115S2F4I1SG ആണ്.
  11. Ex Generate ക്ലിക്ക് ചെയ്യുകampലെ ഡിസൈൻ.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
Windows* OS-ൽ Linux* (WSL)-നുള്ള Windows* സബ്സിസ്റ്റം എങ്ങനെ ഇൻസ്റ്റാൾ ചെയ്യാം?
1.2 ഡിസൈൻ അനുകരിക്കുന്നു
എച്ച്ഡിഎംഐ ടെസ്റ്റ്ബെഞ്ച് ഒരു ടിഎക്‌സ് ഇൻസ്‌റ്റൻസിൽ നിന്ന് ആർഎക്‌സ് ഇൻസ്‌റ്റൻസിലേക്ക് ഒരു സീരിയൽ ലൂപ്പ്ബാക്ക് ഡിസൈൻ അനുകരിക്കുന്നു. ആന്തരിക വീഡിയോ പാറ്റേൺ ജനറേറ്റർ, ഓഡിയോ എസ്ample ജനറേറ്റർ, സൈഡ്‌ബാൻഡ് ഡാറ്റ ജനറേറ്റർ, ഓക്സിലറി ഡാറ്റ ജനറേറ്റർ മൊഡ്യൂളുകൾ HDMI TX ഇൻസ്‌റ്റൻസ് ഡ്രൈവ് ചെയ്യുന്നു, കൂടാതെ TX ഇൻസ്‌റ്റൻസിൽ നിന്നുള്ള സീരിയൽ ഔട്ട്‌പുട്ട് ടെസ്റ്റ് ബെഞ്ചിലെ RX ഇൻസ്‌റ്റൻസുമായി ബന്ധിപ്പിക്കുന്നു.
ചിത്രം 3. ഡിസൈൻ സിമുലേഷൻ ഫ്ലോintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡിസൈൻ ഫ്ലോ സൃഷ്ടിക്കുന്നു 1

  1. ആവശ്യമുള്ള സിമുലേഷൻ ഫോൾഡറിലേക്ക് പോകുക.
  2. നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പിന്തുണയുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. സ്ക്രിപ്റ്റ് കംപൈൽ ചെയ്യുകയും സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു.
  3. ഫലങ്ങൾ വിശകലനം ചെയ്യുക.

പട്ടിക 1. സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ

സിമുലേറ്റർ പ്രവർത്തന ഡയറക്ടറി നിർദ്ദേശങ്ങൾ
 റിവിയേര-പിആർഒ*  /സിമുലേഷൻ/ആൽഡെക് കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക
vsim -c -do aldec.do
മോഡൽസിം*  /സിമുലേഷൻ/ഉപദേശകൻ കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക
vsim -c -do mentor.do
 VCS*  /സിമുലേഷൻ/സിനോപ്സിസ്/വിസിഎസ് കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക
ഉറവിടം vcs_sim.sh
 VCS MX  /സിമുലേഷൻ/സിനോപ്സിസ്/ vcsmx കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക
ഉറവിടം vcsmx_sim.sh
 Xcelium* സമാന്തരം  /സിമുലേഷൻ/xcelium കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക
ഉറവിടം xcelium_sim.sh

വിജയകരമായ ഒരു സിമുലേഷൻ ഇനിപ്പറയുന്ന സന്ദേശത്തോടെ അവസാനിക്കുന്നു:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# ബിപിപി = 0
# AUDIO_FREQUENCY (kHz) = 48
# ഓഡിയോ_ചാനൽ = 8
# സിമുലേഷൻ പാസ്
1.3 ഡിസൈൻ കംപൈൽ ചെയ്യുകയും പരീക്ഷിക്കുകയും ചെയ്യുന്നുintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡിസൈൻ കംപൈൽ ചെയ്യുകയും പരീക്ഷിക്കുകയും ചെയ്യുന്നു

ഹാർഡ്‌വെയറിൽ ഒരു ഡെമോൺസ്‌ട്രേഷൻ ടെസ്റ്റ് കംപൈൽ ചെയ്യുന്നതിനും പ്രവർത്തിപ്പിക്കുന്നതിനും മുൻampഡിസൈൻ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. ഹാർഡ്‌വെയർ മുൻ ഉറപ്പാക്കുകampഡിസൈൻ ജനറേഷൻ പൂർത്തിയായി.
  2. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ സമാരംഭിച്ച് .qpf തുറക്കുക file.
    • HDMI 2.1 ഡിസൈൻ മുൻampപിന്തുണ FRL പ്രവർത്തനക്ഷമമാക്കി: പ്രോജക്റ്റ് ഡയറക്ടറി/quartus/a10_hdmi21_frl_demo.qpf
    • HDMI 2.0 ഡിസൈൻ മുൻampപിന്തുണയുള്ള FRL പ്രവർത്തനരഹിതമാക്കി: പ്രൊജക്റ്റ് ചെയ്ത irectory/quartus/a10_hdmi2_demo.qpf
  3. പ്രോസസ്സിംഗ് ➤ കംപൈലേഷൻ ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.
  4. വിജയകരമായ സമാഹാരത്തിന് ശേഷം, a .sof file ക്വാർട്ടസ്/ഔട്ട്‌പുട്ടിൽ ജനറേറ്റ് ചെയ്യും_fileയുടെ ഡയറക്ടറി.
  5. ഓൺ-ബോർഡ് FMC പോർട്ട് B (J2) ലേക്ക് ബന്ധിപ്പിക്കുക:
    • HDMI 2.1 ഡിസൈൻ മുൻample സപ്പോർട്ട് FRL പ്രവർത്തനക്ഷമമാക്കി: Bitec HDMI 2.1 FMC ഡോട്ടർ കാർഡ് Rev 9
    കുറിപ്പ്: നിങ്ങളുടെ Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം. ഡിസൈൻ എക്സിക്ക് കീഴിൽampലെ ടാബ്, HDMI ഡോട്ടർ കാർഡ് റിവിഷൻ റിവിഷൻ 9, റിവിഷൻ അല്ലെങ്കിൽ മകൾ കാർഡ് ഇല്ല. സ്ഥിരസ്ഥിതി മൂല്യം റിവിഷൻ 9 ആണ്.
    • HDMI 2.0 ഡിസൈൻ മുൻampപിന്തുണയുള്ള FRL പ്രവർത്തനരഹിതമാക്കി: Bitec HDMI 2.0 FMC ഡോട്ടർ കാർഡ് Rev 11
  6. Bitec FMC മകൾ കാർഡിന്റെ TX (P1) ഒരു ബാഹ്യ വീഡിയോ ഉറവിടത്തിലേക്ക് ബന്ധിപ്പിക്കുക.
  7. Bitec FMC മകൾ കാർഡിന്റെ RX (P2) ഒരു ബാഹ്യ വീഡിയോ സിങ്കിലേക്കോ വീഡിയോ അനലൈസറിലേക്കോ ബന്ധിപ്പിക്കുക.
  8. ഡെവലപ്‌മെന്റ് ബോർഡിലെ എല്ലാ സ്വിച്ചുകളും ഡിഫോൾട്ട് സ്ഥാനത്താണെന്ന് ഉറപ്പാക്കുക.
  9. ജനറേറ്റ് ചെയ്‌ത .sof ഉപയോഗിച്ച് ഡെവലപ്‌മെന്റ് ബോർഡിൽ തിരഞ്ഞെടുത്ത Intel Arria 10 ഉപകരണം കോൺഫിഗർ ചെയ്യുക file (ഉപകരണങ്ങൾ ➤ പ്രോഗ്രാമർ ).
  10. ഉറവിടത്തിൽ നിന്ന് സൃഷ്ടിച്ച വീഡിയോ അനലൈസർ പ്രദർശിപ്പിക്കണം.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
Intel Arria 10 FPGA ഡവലപ്മെന്റ് കിറ്റ് ഉപയോക്തൃ ഗൈഡ്
1.4 HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampലെ പാരാമീറ്ററുകൾ
പട്ടിക 2.
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample Intel Arria 10 ഉപകരണങ്ങൾക്കുള്ള പാരാമീറ്ററുകൾ ഈ ഓപ്ഷനുകൾ Intel Arria 10 ഉപകരണങ്ങൾക്ക് മാത്രമേ ലഭ്യമാകൂ.

പരാമീറ്റർ മൂല്യം

വിവരണം
ലഭ്യമായ ഡിസൈൻ എക്സ്ample
ഡിസൈൻ തിരഞ്ഞെടുക്കുക Arria 10 HDMI RX-TX റീട്രാൻസ്മിറ്റ് മുൻ ഡിസൈൻ തിരഞ്ഞെടുക്കുകample ജനറേറ്റ് ചെയ്യണം.

ഡിസൈൻ എക്സിample Files
സിമുലേഷൻ ഓൺ, ഓഫ് ആവശ്യമുള്ളത് സൃഷ്ടിക്കാൻ ഈ ഓപ്ഷൻ ഓണാക്കുക fileസിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ചിനുള്ള എസ്.
സിന്തസിസ് ഓൺ, ഓഫ് ആവശ്യമുള്ളത് സൃഷ്ടിക്കാൻ ഈ ഓപ്ഷൻ ഓണാക്കുക fileഇന്റൽ ക്വാർട്ടസ് പ്രൈം കംപൈലേഷനും ഹാർഡ്‌വെയർ പ്രദർശനത്തിനും വേണ്ടിയുള്ള എസ്.

സൃഷ്ടിച്ച HDL ഫോർമാറ്റ്
സൃഷ്ടിക്കുക File ഫോർമാറ്റ് വെരിലോഗ്, വി.എച്ച്.ഡി.എൽ ജനറേറ്റുചെയ്‌ത ഡിസൈനിനായി നിങ്ങൾ തിരഞ്ഞെടുത്ത HDL ഫോർമാറ്റ് തിരഞ്ഞെടുക്കുകample fileസെറ്റ്.
കുറിപ്പ്: ജനറേറ്റ് ചെയ്ത ടോപ്പ് ലെവൽ ഐപിയുടെ ഫോർമാറ്റ് മാത്രമേ ഈ ഓപ്‌ഷൻ നിർണ്ണയിക്കൂ fileഎസ്. മറ്റെല്ലാം files (ഉദാample ടെസ്റ്റ് ബെഞ്ചുകളും ടോപ്പ് ലെവലും fileഹാർഡ്‌വെയർ പ്രദർശനത്തിനുള്ള s) വെരിലോഗ് HDL ഫോർമാറ്റിലാണ്

ലക്ഷ്യ വികസന കിറ്റ്
ബോർഡ് തിരഞ്ഞെടുക്കുക വികസന കിറ്റ് ഇല്ല, ടാർഗെറ്റുചെയ്‌ത ഡിസൈനിനായി ബോർഡ് തിരഞ്ഞെടുക്കുകample.
Arria 10 GX FPGA ഡവലപ്മെന്റ് കിറ്റ്,

ഇഷ്‌ടാനുസൃത വികസന കിറ്റ്

 • ഡെവലപ്‌മെന്റ് കിറ്റ് ഇല്ല: ഈ ഓപ്‌ഷൻ മുൻ ഡിസൈനിന്റെ എല്ലാ ഹാർഡ്‌വെയർ വശങ്ങളും ഒഴിവാക്കുന്നുample. ഐപി കോർ എല്ലാ പിൻ അസൈൻമെന്റുകളും വെർച്വൽ പിന്നുകളിലേക്ക് സജ്ജമാക്കുന്നു.
• Arria 10 GX FPGA ഡെവലപ്‌മെന്റ് കിറ്റ്: ഈ വികസന കിറ്റിലെ ഉപകരണവുമായി പൊരുത്തപ്പെടുന്നതിന് പ്രോജക്റ്റിന്റെ ടാർഗെറ്റ് ഉപകരണം ഈ ഓപ്ഷൻ സ്വയമേവ തിരഞ്ഞെടുക്കുന്നു. ഉപയോഗിച്ച് നിങ്ങൾക്ക് ടാർഗെറ്റ് ഉപകരണം മാറ്റാം ടാർഗെറ്റ് ഉപകരണം മാറ്റുക നിങ്ങളുടെ ബോർഡ് പുനരവലോകനത്തിന് മറ്റൊരു ഉപകരണ വേരിയന്റ് ഉണ്ടെങ്കിൽ പരാമീറ്റർ. ഡെവലപ്‌മെന്റ് കിറ്റ് അനുസരിച്ച് എല്ലാ പിൻ അസൈൻമെന്റുകളും ഐപി കോർ സജ്ജമാക്കുന്നു.
•ഇഷ്‌ടാനുസൃത വികസന കിറ്റ്: ഈ ഓപ്ഷൻ മുൻ ഡിസൈൻ അനുവദിക്കുന്നുampഒരു Intel FPGA ഉള്ള ഒരു മൂന്നാം കക്ഷി ഡെവലപ്‌മെന്റ് കിറ്റിൽ പരീക്ഷിക്കേണ്ടതാണ്. പിൻ അസൈൻമെന്റുകൾ നിങ്ങൾ സ്വന്തമായി സജ്ജീകരിക്കേണ്ടി വന്നേക്കാം.

ടാർഗെറ്റ് ഉപകരണം
ടാർഗെറ്റ് ഉപകരണം മാറ്റുക ഓൺ, ഓഫ് ഈ ഓപ്‌ഷൻ ഓണാക്കി ഡെവലപ്‌മെന്റ് കിറ്റിനായി തിരഞ്ഞെടുത്ത ഉപകരണ വേരിയന്റ് തിരഞ്ഞെടുക്കുക.

HDMI 2.1 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 1)

HDMI 2.1 ഡിസൈൻ മുൻampFRL മോഡിലെ le നാല് RX ചാനലുകളും നാല് TX ചാനലുകളും അടങ്ങുന്ന ഒരു HDMI ഉദാഹരണം സമാന്തര ലൂപ്പ്ബാക്ക് കാണിക്കുന്നു.
പട്ടിക 3. HDMI 2.1 ഡിസൈൻ എക്സിampIntel Arria 10 ഉപകരണങ്ങൾക്കായി le

ഡിസൈൻ എക്സിample ഡാറ്റ നിരക്ക് ചാനൽ മോഡ്

ലൂപ്പ്ബാക്ക് തരം
Arria 10 HDMI RX-TX റീട്രാൻസ്മിറ്റ് • 12 Gbps (FRL)
• 10 Gbps (FRL)
• 8Gbps (FRL)
• 6 Gbps (FRL)
• 3 Gbps (FRL)
• <6 Gbps (TMDS)		 സിംപ്ലക്സ് FIFO ബഫറുമായി സമാന്തരമായി

ഫീച്ചറുകൾ

  • HDMI 2.1 സിങ്കിനും ഉറവിടത്തിനും ഇടയിൽ നേരിട്ടുള്ള HDMI വീഡിയോ സ്ട്രീം പാസ്‌ത്രൂ നടത്താൻ FIFO ബഫറുകളെ ഈ ഡിസൈൻ പ്രേരിപ്പിക്കുന്നു.
  • റൺ ടൈമിൽ FRL മോഡിനും TMDS മോഡിനും ഇടയിൽ മാറാൻ ഡിസൈൻ പ്രാപ്തമാണ്.
  • ആദ്യകാല ഡീബഗ്ഗിംഗിനായി ഡിസൈൻ LED സ്റ്റാറ്റസ് ഉപയോഗിക്കുന്നുtage.
  • എച്ച്‌ഡിഎംഐ ആർഎക്‌സ്, ടിഎക്‌സ് ഇൻസ്റ്റൻസുകളോടൊപ്പമാണ് ഡിസൈൻ വരുന്നത്.
  • RX-TX ലിങ്ക് മൊഡ്യൂളിൽ ഡൈനാമിക് റേഞ്ച് ആൻഡ് മാസ്റ്ററിംഗ് (HDR) ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും ഡിസൈൻ കാണിക്കുന്നു.
  • TX-ലേക്ക് കണക്‌റ്റ് ചെയ്‌തിരിക്കുന്ന സിങ്കിനും RX-ലേക്ക് കണക്‌റ്റ് ചെയ്‌തിരിക്കുന്ന ഉറവിടത്തിനും ഇടയിലുള്ള FRL നിരക്ക് ഡിസൈൻ ചർച്ച ചെയ്യുന്നു. ഡിഫോൾട്ട് കോൺഫിഗറേഷനിൽ ബാഹ്യ സിങ്കിൽ നിന്ന് ഓൺ-ബോർഡ് RX ലേക്ക് ഡിസൈൻ EDID വഴി കടന്നുപോകുന്നു. നിയോസ് II പ്രോസസർ ടിഎക്‌സുമായി ബന്ധിപ്പിച്ചിരിക്കുന്ന സിങ്കിന്റെ കഴിവിനെ അടിസ്ഥാനമാക്കിയുള്ള ലിങ്ക് ബേസ് ചർച്ച ചെയ്യുന്നു. TX, RX FRL കഴിവുകൾ സ്വമേധയാ നിയന്ത്രിക്കാൻ നിങ്ങൾക്ക് user_dipsw ഓൺ-ബോർഡ് സ്വിച്ച് ടോഗിൾ ചെയ്യാനും കഴിയും.
  • രൂപകൽപ്പനയിൽ നിരവധി ഡീബഗ്ഗിംഗ് സവിശേഷതകൾ ഉൾപ്പെടുന്നു.
    ബാഹ്യ വീഡിയോ ജനറേറ്ററിൽ നിന്ന് RX ഇൻസ്‌റ്റൻസിന് ഒരു വീഡിയോ ഉറവിടം ലഭിക്കുന്നു, തുടർന്ന് ഡാറ്റ TX ഇൻസ്‌റ്റൻസിലേക്ക് കൈമാറുന്നതിന് മുമ്പ് ഒരു ലൂപ്പ്ബാക്ക് FIFO-യിലൂടെ കടന്നുപോകുന്നു. പ്രവർത്തനക്ഷമത പരിശോധിക്കുന്നതിന് നിങ്ങൾ ഒരു ബാഹ്യ വീഡിയോ അനലൈസർ, മോണിറ്റർ, അല്ലെങ്കിൽ HDMI കണക്ഷനുള്ള ഒരു ടെലിവിഷൻ എന്നിവ TX കോറിലേക്ക് ബന്ധിപ്പിക്കേണ്ടതുണ്ട്.

2.1 HDMI 2.1 RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ ബ്ലോക്ക് ഡയഗ്രം
HDMI RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ മുൻampപിന്തുണ FRL പ്രവർത്തനക്ഷമമാക്കിയ HDMI 2.1-നുള്ള സിംപ്ലക്സ് ചാനൽ മോഡിൽ സമാന്തര ലൂപ്പ്ബാക്ക് le പ്രദർശിപ്പിക്കുന്നു.
ചിത്രം 4. HDMI 2.1 RX-TX റീട്രാൻസ്മിറ്റ് ബ്ലോക്ക് ഡയഗ്രംintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം2.2 RX-Only അല്ലെങ്കിൽ TX-Only Desig സൃഷ്‌ടിക്കുന്നുns
വിപുലമായ ഉപയോക്താക്കൾക്ക്, നിങ്ങൾക്ക് ഒരു TX- അല്ലെങ്കിൽ RX-മാത്രം ഡിസൈൻ സൃഷ്ടിക്കാൻ HDMI 2.1 ഡിസൈൻ ഉപയോഗിക്കാം.
ചിത്രം 5. RX-മാത്രം അല്ലെങ്കിൽ TX-മാത്രം രൂപകൽപ്പനയ്ക്ക് ആവശ്യമായ ഘടകങ്ങൾintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 1RX- അല്ലെങ്കിൽ TX-മാത്രം ഘടകങ്ങൾ ഉപയോഗിക്കുന്നതിന്, ഡിസൈനിൽ നിന്ന് അപ്രസക്തമായ ബ്ലോക്കുകൾ നീക്കം ചെയ്യുക.
പട്ടിക 4. RX-മാത്രം, TX-മാത്രം ഡിസൈൻ ആവശ്യകതകൾ

ഉപയോക്തൃ ആവശ്യകതകൾ സംരക്ഷിക്കുക നീക്കം ചെയ്യുക

ചേർക്കുക
HDMI RX മാത്രം RX ടോപ്പ് • TX ടോപ്പ്
• RX-TX ലിങ്ക്
• സിപിയു സബ്സിസ്റ്റം
• ട്രാൻസ്‌സിവർ ആർബിറ്റർ		 –
HDMI TX മാത്രം •TX ടോപ്പ്
•സിപിയു സബ്-സിസ്റ്റം		 •RX ടോപ്പ്
• RX-TX ലിങ്ക്
•ട്രാൻസ്സീവർ ആർബിറ്റർ		 വീഡിയോ പാറ്റേൺ ജനറേറ്റർ (ഇഷ്‌ടാനുസൃത മൊഡ്യൂൾ അല്ലെങ്കിൽ വീഡിയോ, ഇമേജ് പ്രോസസ്സിംഗ് (വിഐപി) സ്യൂട്ടിൽ നിന്ന് സൃഷ്ടിച്ചത്)

RTL മാറ്റങ്ങൾ കൂടാതെ, നിങ്ങൾ main.c സ്ക്രിപ്റ്റും എഡിറ്റ് ചെയ്യേണ്ടതുണ്ട്.
• HDMI TX-മാത്രം ഡിസൈനുകൾക്കായി, ഇനിപ്പറയുന്ന വരികൾ നീക്കംചെയ്ത് HDMI RX ലോക്ക് സ്റ്റാറ്റസിനായുള്ള കാത്തിരിപ്പ് വേർപെടുത്തുക.
tx_xcvr_reconfig(tx_frl_rate);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
അതേസമയം (rx_hdmi_lock == 0) {
എങ്കിൽ (check_hpd_isr()) {ബ്രേക്ക്; }
// rx_vid_lock = READ_PIO(PIO_IN0_BASE, PIO_VID_LOCKED_OFFSET,
PIO_VID_LOCKED_WIDTH);
rx_hdmi_lock = READ_PIO(PIO_IN0_BASE, PIO_RX_LOCKED_OFFSET,
PIO_RX_LOCKED_WIDTH);
// rx ലോക്ക് ചെയ്തതിന് ശേഷം Tx റീകോൺഫിഗ് ചെയ്യുക
എങ്കിൽ (rx_hdmi_lock == 1) {
എങ്കിൽ (READ_PIO(PIO_IN0_BASE, PIO_LOOPBACK_MODE_OFFSET,
PIO_LOOPBACK_MODE_WIDTH) == 1) {
rx_frl_rate = READ_PIO(PIO_IN0_BASE, PIO_RX_FRL_RATE_OFFSET,
PIO_RX_FRL_RATE_WIDTH);
tx_xcvr_reconfig(rx_frl_rate);
} വേറെ {
tx_xcvr_reconfig(tx_frl_rate);
}}}
• HDMI RX-മാത്രം ഡിസൈനുകൾക്ക്, main.c സ്ക്രിപ്റ്റിൽ ഇനിപ്പറയുന്ന വരികൾ മാത്രം സൂക്ഷിക്കുക:
REDRIVER_INIT();
hdmi_rx_init();
2.3 ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
ഡിസൈൻ എക്‌സ് പരീക്ഷിക്കുന്നതിനായി ഇന്റൽ ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്‌റ്റ്‌വെയറും ഉപയോഗിക്കുന്നുample.
ഹാർഡ്‌വെയർ

  • Intel Arria 10 GX FPGA ഡെവലപ്‌മെന്റ് കിറ്റ്
  • HDMI 2.1 ഉറവിടം (ക്വാണ്ടം ഡാറ്റ 980 48G ജനറേറ്റർ)
  • HDMI 2.1 സിങ്ക് (ക്വാണ്ടം ഡാറ്റ 980 48G അനലൈസർ)
  • Bitec HDMI FMC 2.1 മകൾ കാർഡ് (റിവിഷൻ 9)
  • HDMI 2.1 കാറ്റഗറി 3 കേബിളുകൾ (ബെൽകിൻ 48Gbps HDMI 2.1 കേബിൾ ഉപയോഗിച്ച് പരീക്ഷിച്ചു)

സോഫ്റ്റ്വെയർ

  • ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 20.1

2.4. ഡയറക്ടറി ഘടന
ഡയറക്‌ടറികളിൽ സൃഷ്‌ടിച്ചത് അടങ്ങിയിരിക്കുന്നു fileഎച്ച്ഡിഎംഐ ഇന്റൽ FPGA IP ഡിസൈനിനുള്ള sample.
ചിത്രം 6. ഡിസൈനിനായുള്ള ഡയറക്ടറി ഘടന Exampleintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ - ഡിസൈൻ എക്സ്ampleപട്ടിക 5. സൃഷ്ടിച്ച RTL Files

ഫോൾഡറുകൾ Files/സബ്ഫോൾഡറുകൾ
പൊതുവായ clock_control.ip
clock_crosser.v
dcfifo_inst.v
എഡ്ജ്_ഡിറ്റക്ടർ.എസ്വി
fifo.ip
output_buf_i2c.ip
test_pattern_gen.v
tpg.v
tpg_data.v
ജിഎക്സ്ബി gxb_rx.ip
gxb_rx_reset.ip
gxb_tx.ip
gxb_tx_fpll.ip
gxb_tx_reset.ip
hdmi_rx hdmi_rx.ip
hdmi_rx_top.v
Panasonic.hex
hdmi_tx hdmi_tx.ip
hdmi_tx_top.v
i2c_slave i2c_avl_mst_intf_gen.v
i2c_clk_cnt.v
i2c_condt_det.v
i2c_databuffer.v
i2c_rxshifter.v
i2c_slvfsm.v
i2c_spksupp.v
i2c_txout.v
i2c_txshifter.v
i2cslave_to_avlmm_bridge.v
pll pll_hdmi_reconfig.ip
pll_frl.ip
pll_reconfig_ctrl.v
pll_tmds.ip
pll_vidclk.ip
quartus.ini
rxtx_link altera_hdmi_hdr_infoframe.v
aux_mux.qsys
aux_retransmit.v
aux_src_gen.v
ext_aux_filter.v
rxtx_link.v
scfifo_vid.ip
reconfig mr_rx_iopll_tmds/
mr_rxphy/
mr_tx_fpll/
altera_xcvr_functions.sv
mr_compare.sv
mr_rate_detect.v
mr_rx_rate_detect_top.v
mr_rx_rcfg_ctrl.v
mr_rx_reconfig.v
mr_tx_rate_detect_top.v
mr_tx_rcfg_ctrl.v
mr_tx_reconfig.v
rcfg_array_streamer_iopll.sv
rcfg_array_streamer_rxphy.sv
rcfg_array_streamer_rxphy_xn.sv
rcfg_array_streamer_txphy.sv
rcfg_array_streamer_txphy_xn.sv
rcfg_array_streamer_txpll.sv
എസ്ഡിസി a10_hdmi2.sdc
jtag.sdc

പട്ടിക 6. ജനറേറ്റഡ് സിമുലേഷൻ Files
റഫർ ചെയ്യുക സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് കൂടുതൽ വിവരങ്ങൾക്ക് വിഭാഗം

ഫോൾഡറുകൾ Files
ആൽഡെക് /aldec.do
/rivierapro_setup.tcl
കാഡൻസ് /cds.lib
/hdl.var
ഉപദേഷ്ടാവ് /mentor.do
/msim_setup.tcl
സംഗ്രഹം /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/synopsys_sim_setup
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
സീലിയം /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
പൊതുവായ /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx /hdmi_rx.ip
/Panasonic.hex
hdmi_tx /hdmi_tx.ip

പട്ടിക 7. ജനറേറ്റഡ് സോഫ്റ്റ്‌വെയർ Files

ഫോൾഡറുകൾ Files
tx_control_src
കുറിപ്പ്: tx_control ഫോൾഡറിൽ ഇവയുടെ തനിപ്പകർപ്പുകളും അടങ്ങിയിരിക്കുന്നു files.		 ഗ്ലോബൽ.എച്ച്
hdmi_rx.c
hdmi_rx.h
hdmi_tx.c
hdmi_tx.h
hdmi_tx_read_edid.c
hdmi_tx_read_edid.h
intel_fpga_i2c.c
intel_fpga_i2c.h
മെയിൻ.സി
pio_read_write.c
pio_read_write.h

2.5. ഡിസൈൻ ഘടകങ്ങൾ
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample സാധാരണ ടോപ്പ്-ലെവൽ ഘടകങ്ങളും HDMI TX, RX ടോപ്പ് ഘടകങ്ങളും ഉൾക്കൊള്ളുന്നു.
2.5.1. HDMI TX ഘടകങ്ങൾ
HDMI TX ടോപ്പ് ഘടകങ്ങളിൽ TX കോർ ടോപ്പ്-ലെവൽ ഘടകങ്ങളും IOPLL, ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ, ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY, TX PLL, TX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ്, ഔട്ട്‌പുട്ട് ബഫർ ബ്ലോക്കുകൾ എന്നിവ ഉൾപ്പെടുന്നു.
ചിത്രം 7. HDMI TX ടോപ്പ് ഘടകങ്ങൾintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ടോപ്പ് ഘടകങ്ങൾപട്ടിക 8. HDMI TX ടോപ്പ് ഘടകങ്ങൾ

മൊഡ്യൂൾ

വിവരണം
HDMI TX കോർ ഐപി ഉയർന്ന തലത്തിൽ നിന്ന് വീഡിയോ ഡാറ്റ സ്വീകരിക്കുകയും സഹായ ഡാറ്റ എൻകോഡിംഗ്, ഓഡിയോ ഡാറ്റ എൻകോഡിംഗ്, വീഡിയോ ഡാറ്റ എൻകോഡിംഗ്, സ്ക്രാംബ്ലിംഗ്, ടിഎംഡിഎസ് എൻകോഡിംഗ് അല്ലെങ്കിൽ പാക്കറ്റൈസേഷൻ എന്നിവ നടത്തുകയും ചെയ്യുന്നു.
ഐഒപിഎൽഎൽ IOPLL (iopll_frl) TX കോറിനായി FRL ക്ലോക്ക് സൃഷ്ടിക്കുന്നു. ഈ റഫറൻസ് ക്ലോക്ക് TX FPLL ഔട്ട്പുട്ട് ക്ലോക്ക് സ്വീകരിക്കുന്നു.
FRL ക്ലോക്ക് ഫ്രീക്വൻസി = ഓരോ പാതയ്ക്കും ഡാറ്റ നിരക്ക് x 4 / (ഓരോ ക്ലോക്കിനും FRL പ്രതീകങ്ങൾ x 18)
ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ TX ട്രാൻസ്‌സീവറുകളുടെ വിശ്വസനീയമായ സമാരംഭം ഉറപ്പാക്കുന്നു. ഈ കൺട്രോളറിന്റെ റീസെറ്റ് ഇൻപുട്ട് ടോപ്പ് ലെവലിൽ നിന്ന് ട്രിഗർ ചെയ്യപ്പെടുന്നു, കൂടാതെ ബ്ലോക്കിനുള്ളിലെ റീസെറ്റ് സീക്വൻസിംഗ് അനുസരിച്ച് ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് അനുബന്ധ അനലോഗ്, ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നൽ സൃഷ്ടിക്കുന്നു.
ഈ ബ്ലോക്കിൽ നിന്നുള്ള tx_ready ഔട്ട്‌പുട്ട് സിഗ്നൽ, ട്രാൻസ്‌സിവർ പ്രവർത്തനക്ഷമമാണെന്നും കോറിൽ നിന്ന് ഡാറ്റ സ്വീകരിക്കാൻ തയ്യാറാണെന്നും സൂചിപ്പിക്കുന്നതിന് HDMI ഇന്റൽ FPGA IP-യിലേക്കുള്ള റീസെറ്റ് സിഗ്നലായും പ്രവർത്തിക്കുന്നു.
ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY HDMI TX കോറിൽ നിന്ന് സമാന്തര ഡാറ്റ സ്വീകരിക്കുകയും അത് കൈമാറുന്നതിൽ നിന്ന് ഡാറ്റ സീരിയലൈസ് ചെയ്യുകയും ചെയ്യുന്ന ഹാർഡ് ട്രാൻസ്‌സിവർ ബ്ലോക്ക്.
കുറിപ്പ്: HDMI TX ഇന്റർ-ചാനൽ സ്‌ക്യൂ ആവശ്യകത നിറവേറ്റുന്നതിന്, Intel Arria 10 Transceiver Native PHY പാരാമീറ്റർ എഡിറ്ററിൽ TX ചാനൽ ബോണ്ടിംഗ് മോഡ് ഓപ്ഷൻ സജ്ജമാക്കുക പിഎംഎ, പിസിഎസ് ബോണ്ടിംഗ്. നിർദ്ദേശിച്ച പ്രകാരം ട്രാൻസ്‌സിവർ റീസെറ്റ് കൺട്രോളറിൽ നിന്നുള്ള (tx_digitalreset) ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നലിലേക്ക് നിങ്ങൾ പരമാവധി സ്‌ക്യൂ (set_max_skew) കൺസ്ട്രൈന്റ് ആവശ്യകതയും ചേർക്കേണ്ടതുണ്ട്. Intel Arria 10 Transceiver PHY ഉപയോക്തൃ ഗൈഡ്.
TX PLL ട്രാൻസ്മിറ്റർ PLL ബ്ലോക്ക്, ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് സീരിയൽ ഫാസ്റ്റ് ക്ലോക്ക് നൽകുന്നു. ഇതിനായി HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample, fPLL എന്നത് TX PLL ആയി ഉപയോഗിക്കുന്നു.
TX PLL-ന് രണ്ട് റഫറൻസ് ക്ലോക്കുകളുണ്ട്.
• റഫറൻസ് ക്ലോക്ക് 0, TMDS മോഡിനായി പ്രോഗ്രാമബിൾ ഓസിലേറ്ററിലേക്ക് (TMDS ക്ലോക്ക് ഫ്രീക്വൻസിയോടെ) ബന്ധിപ്പിച്ചിരിക്കുന്നു. ഈ രൂപകൽപ്പനയിൽ മുൻample, TMDS മോഡിനായി റഫറൻസ് ക്ലോക്ക് 0-ലേക്ക് കണക്റ്റുചെയ്യാൻ RX TMDS ക്ലോക്ക് ഉപയോഗിക്കുന്നു. റഫറൻസ് ക്ലോക്ക് 0-ന് ടിഎംഡിഎസ് ക്ലോക്ക് ഫ്രീക്വൻസിയുള്ള പ്രോഗ്രാമബിൾ ഓസിലേറ്റർ ഉപയോഗിക്കാൻ ഇന്റൽ നിങ്ങളെ ശുപാർശ ചെയ്യുന്നു.
• FRL മോഡിനായി റഫറൻസ് ക്ലോക്ക് 1 ഒരു നിശ്ചിത 100 MHz ക്ലോക്കിലേക്ക് കണക്റ്റുചെയ്തിരിക്കുന്നു.
TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് •TMDS മോഡിൽ, നിർദ്ദിഷ്ട വീഡിയോയുടെ TMDS ക്ലോക്ക് ഫ്രീക്വൻസി അനുസരിച്ച് TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്ക് വ്യത്യസ്ത ഔട്ട്പുട്ട് ക്ലോക്ക് ഫ്രീക്വൻസിക്കായി TX PLL പുനഃക്രമീകരിക്കുന്നു.
•FRL മോഡിൽ, 3x6 SCDC രജിസ്റ്ററിലെ FRL_Rate ഫീൽഡ് അനുസരിച്ച് 8 Gbps, 10 Gbps, 12 Gbps, 0 Gbps, 31 Gbps എന്നിവയ്‌ക്കായി സീരിയൽ ഫാസ്റ്റ് ക്ലോക്ക് നൽകുന്നതിന് TX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് ബ്ലോക്ക് TX PLL പുനഃക്രമീകരിക്കുന്നു.
•ടിഎംഡിഎസ് മോഡിനുള്ള റഫറൻസ് ക്ലോക്ക് 0 നും FRL മോഡിനുള്ള റഫറൻസ് ക്ലോക്ക് 1 നും ഇടയിൽ TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്ക് TX PLL റഫറൻസ് ക്ലോക്ക് മാറ്റുന്നു.
Put ട്ട്‌പുട്ട് ബഫർ ഈ ബഫർ HDMI DDC, redriver ഘടകങ്ങൾ എന്നിവയുടെ I2C ഇന്റർഫേസുമായി സംവദിക്കുന്നതിനുള്ള ഒരു ഇന്റർഫേസായി പ്രവർത്തിക്കുന്നു.

പട്ടിക 9. ട്രാൻസ്‌സീവർ ഡാറ്റാ നിരക്കും ഓവറുകളുംampഓരോ ക്ലോക്ക് ഫ്രീക്വൻസി റേഞ്ചും ലിംഗ് ഫാക്ടർ

മോഡ് ഡാറ്റ നിരക്ക് ഓവർampലെർ 1 (2x ഓവറുകൾampലെ) ഓവർampലെർ 2 (4x ഓവറുകൾampലെ) ഓവർample ഘടകം ഓവർampലീഡ് ഡാറ്റ നിരക്ക് (Mbps)
ടിഎംഡിഎസ് 250–1000 On On 8 2000–8000
ടിഎംഡിഎസ് 1000–6000 On ഓഫ് 2 2000–12000
FRL 3000 ഓഫ് ഓഫ് 1 3000
FRL 6000 ഓഫ് ഓഫ് 1 6000
FRL 8000 ഓഫ് ഓഫ് 1 8000
FRL 10000 ഓഫ് ഓഫ് 1 10000
FRL 12000 ഓഫ് ഓഫ് 1 12000

ചിത്രം 8. TX റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡിസൈൻ കംപൈൽ ചെയ്യലും പരിശോധിക്കലും 12.5.2. HDMI RX ഘടകങ്ങൾ
HDMI RX ടോപ്പ് ഘടകങ്ങളിൽ RX കോർ ടോപ്പ്-ലെവൽ ഘടകങ്ങൾ, ഓപ്ഷണൽ I²C സ്ലേവ്, EDID റാം, IOPLL, ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ, RX നേറ്റീവ് PHY, RX റീ കോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് ബ്ലോക്കുകൾ എന്നിവ ഉൾപ്പെടുന്നു.
ചിത്രം 9. HDMI RX ടോപ്പ് ഘടകങ്ങൾintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ടോപ്പ് ഘടകങ്ങൾ 1പട്ടിക 10. HDMI RX ടോപ്പ് ഘടകങ്ങൾ

മൊഡ്യൂൾ

വിവരണം
HDMI RX കോർ ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY-യിൽ നിന്ന് സീരിയൽ ഡാറ്റ IP സ്വീകരിക്കുകയും ഡാറ്റ വിന്യാസം, ചാനൽ ഡെസ്‌ക്യൂ, TMDS ഡീകോഡിംഗ്, ഓക്സിലറി ഡാറ്റ ഡീകോഡിംഗ്, വീഡിയോ ഡാറ്റ ഡീകോഡിംഗ്, ഓഡിയോ ഡാറ്റ ഡീകോഡിംഗ്, ഡെസ്‌ക്രാംബ്ലിംഗ് എന്നിവ നടത്തുകയും ചെയ്യുന്നു.
I2C സ്ലേവ് I2C എന്നത് സിങ്ക് ഡിസ്പ്ലേ ഡാറ്റാ ചാനലിനും (DDC) സ്റ്റാറ്റസ് ആൻഡ് ഡാറ്റ ചാനലിനും (SCDC) ഉപയോഗിക്കുന്ന ഇന്റർഫേസാണ്. എൻഹാൻസ്‌ഡ് എക്‌സ്‌റ്റൻഡഡ് ഡിസ്‌പ്ലേ ഐഡന്റിഫിക്കേഷൻ ഡാറ്റ (ഇ-ഇഡിഐഡി) ഡാറ്റാ ഘടന വായിച്ചുകൊണ്ട് സിങ്കിന്റെ കഴിവുകളും സവിശേഷതകളും നിർണ്ണയിക്കാൻ HDMI ഉറവിടം DDC ഉപയോഗിക്കുന്നു.
E-EDID-നുള്ള 8-ബിറ്റ് I2C സ്ലേവ് വിലാസങ്ങൾ 0xA0, 0xA1 എന്നിവയാണ്. LSB ആക്സസ് തരം സൂചിപ്പിക്കുന്നു: വായിക്കാൻ 1, എഴുതാൻ 0. ഒരു HPD ഇവന്റ് സംഭവിക്കുമ്പോൾ, ഓൺ-ചിപ്പിൽ നിന്ന് വായിച്ചുകൊണ്ട് I2C സ്ലേവ് E-EDID ഡാറ്റയോട് പ്രതികരിക്കുന്നു.
HDMI 2, 2.0 എന്നിവയ്‌ക്കായുള്ള SCDC-യെ I2.1C സ്ലേവ്-ഒൺലി കൺട്രോളറും പിന്തുണയ്ക്കുന്നു, SCDC-യുടെ 9-ബിറ്റ് I2C സ്ലേവ് വിലാസം 0xA8, 0xA9 എന്നിവയാണ്. ഒരു HPD ഇവന്റ് സംഭവിക്കുമ്പോൾ, HDMI RX കോറിന്റെ SCDC ഇന്റർഫേസിലേക്കോ അതിൽ നിന്നോ I2C സ്ലേവ് റൈറ്റ് അല്ലെങ്കിൽ റീഡ് ഇടപാട് നടത്തുന്നു.
ഫിക്‌സഡ് റേറ്റ് ലിങ്കിനുള്ള (FRL) ലിങ്ക് പരിശീലന പ്രക്രിയയും I2C വഴിയാണ് നടക്കുന്നത്, ഒരു HPD ഇവന്റിനിടെ അല്ലെങ്കിൽ ഉറവിടം FRL റേറ്റ് രജിസ്റ്ററിലേക്ക് മറ്റൊരു FRL നിരക്ക് എഴുതുമ്പോൾ (SCDC 0x31 ബിറ്റ്[3:0]) ലിങ്ക് പരിശീലന പ്രക്രിയ ആരംഭിക്കുന്നു.
കുറിപ്പ്: HDMI 2 അല്ലെങ്കിൽ HDMI 2.0 ഉദ്ദേശിക്കപ്പെട്ടിട്ടില്ലെങ്കിൽ SCDC-യ്‌ക്ക് ഈ I2.1C സ്ലേവ്-ഒൺലി കൺട്രോളർ ആവശ്യമില്ല
EDID റാം റാം 1-പോർട്ട് ഐപി ഉപയോഗിച്ച് ഡിസൈൻ EDID വിവരങ്ങൾ സംഭരിക്കുന്നു. ഒരു സ്റ്റാൻഡേർഡ് ടു വയർ (ക്ലോക്കും ഡാറ്റയും) സീരിയൽ ബസ് പ്രോട്ടോക്കോൾ (I2C സ്ലേവ്-ഒൺലി കൺട്രോളർ) CEA-861-D കംപ്ലയന്റ് E-EDID ഡാറ്റാ ഘടന കൈമാറുന്നു. ഈ EDID റാം E-EDID വിവരങ്ങൾ സംഭരിക്കുന്നു.
•TMDS മോഡിൽ ആയിരിക്കുമ്പോൾ, ഡിസൈൻ TX-ൽ നിന്ന് RX-ലേക്കുള്ള EDID പാസ്ത്രൂവിനെ പിന്തുണയ്ക്കുന്നു. EDID പാസ്‌ത്രൂ സമയത്ത്, TX എക്‌സ്‌റ്റേണൽ സിങ്കിലേക്ക് കണക്‌റ്റ് ചെയ്യുമ്പോൾ, നിയോസ് II പ്രോസസർ എക്‌സ്‌റ്റേണൽ സിങ്കിൽ നിന്ന് EDID വായിക്കുകയും EDID റാമിലേക്ക് എഴുതുകയും ചെയ്യുന്നു.
• FRL മോഡിൽ ആയിരിക്കുമ്പോൾ, ഗ്ലോബൽ.എച്ച് സ്ക്രിപ്റ്റിലെ HDMI_RX_MAX_FRL_RATE പാരാമീറ്ററിനെ അടിസ്ഥാനമാക്കി ഓരോ ലിങ്ക് റേറ്റിനും നിയോസ് II പ്രോസസർ മുൻകൂട്ടി ക്രമീകരിച്ച EDID എഴുതുന്നു.
പിന്തുണയ്ക്കുന്ന FRL നിരക്കിനായി ഇനിപ്പറയുന്ന HDMI_RX_MAX_FRL_RATE ഇൻപുട്ടുകൾ ഉപയോഗിക്കുക:
• 1: 3G 3 പാതകൾ
• 2: 6G 3 പാതകൾ
•3: 6G 4 പാതകൾ
• 4: 8G 4 പാതകൾ
•5: 10G 4 പാതകൾ (ഡിഫോൾട്ട്)
•6: 12G 4 പാതകൾ
ഐഒപിഎൽഎൽ HDMI RX രണ്ട് IOPLL-കൾ ഉപയോഗിക്കുന്നു.
• ആദ്യത്തെ IOPLL (pll_tmds) RX CDR റഫറൻസ് ക്ലോക്ക് സൃഷ്ടിക്കുന്നു. ഈ IOPLL TMDS മോഡിൽ മാത്രമാണ് ഉപയോഗിക്കുന്നത്. ഈ IOPLL-ന്റെ റഫറൻസ് ക്ലോക്ക് TMDS ക്ലോക്ക് സ്വീകരിക്കുന്നു. TMDS മോഡ് ഈ IOPLL ഉപയോഗിക്കുന്നു, കാരണം CDR-ന് 50 MHz-ൽ താഴെയുള്ള റഫറൻസ് ക്ലോക്കുകൾ സ്വീകരിക്കാൻ കഴിയില്ല, TMDS ക്ലോക്ക് ഫ്രീക്വൻസി 25 MHz മുതൽ 340 MHz വരെയാണ്. ഈ IOPLL, 5 MHz മുതൽ 25 MHz വരെയുള്ള ഫ്രീക്വൻസി ശ്രേണിക്ക് ഇൻപുട്ട് റഫറൻസ് ക്ലോക്കിന്റെ 50 മടങ്ങ് ക്ലോക്ക് ഫ്രീക്വൻസി നൽകുന്നു, കൂടാതെ 50 MHz മുതൽ 340 MHz വരെയുള്ള ഫ്രീക്വൻസി ശ്രേണിക്ക് ഇൻപുട്ട് റഫറൻസ് ക്ലോക്കിന്റെ അതേ ക്ലോക്ക് ഫ്രീക്വൻസി നൽകുന്നു.
•രണ്ടാമത്തെ IOPLL (iopll_frl) RX കോറിനായി FRL ക്ലോക്ക് സൃഷ്ടിക്കുന്നു. ഈ റഫറൻസ് ക്ലോക്ക് CDR വീണ്ടെടുക്കപ്പെട്ട ക്ലോക്ക് സ്വീകരിക്കുന്നു.
FRL ക്ലോക്ക് ഫ്രീക്വൻസി = ഓരോ പാതയ്ക്കും ഡാറ്റ നിരക്ക് x 4 / (ഓരോ ക്ലോക്കിനും FRL പ്രതീകങ്ങൾ x 18)
ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ RX ട്രാൻസ്‌സീവറുകളുടെ വിശ്വസനീയമായ സമാരംഭം ഉറപ്പാക്കുന്നു. ഈ കൺട്രോളറിന്റെ റീസെറ്റ് ഇൻപുട്ട് RX റീകോൺഫിഗറേഷൻ വഴി പ്രവർത്തനക്ഷമമാക്കുന്നു, കൂടാതെ ബ്ലോക്കിനുള്ളിലെ റീസെറ്റ് സീക്വൻസിംഗ് അനുസരിച്ച് ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് അനുബന്ധ അനലോഗ്, ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നൽ സൃഷ്ടിക്കുന്നു.
RX നേറ്റീവ് PHY ഒരു ബാഹ്യ വീഡിയോ ഉറവിടത്തിൽ നിന്ന് സീരിയൽ ഡാറ്റ സ്വീകരിക്കുന്ന ഹാർഡ് ട്രാൻസ്‌സിവർ ബ്ലോക്ക്. HDMI RX കോറിലേക്ക് ഡാറ്റ കൈമാറുന്നതിന് മുമ്പ് ഇത് സീരിയൽ ഡാറ്റയെ സമാന്തര ഡാറ്റയിലേക്ക് മാറ്റുന്നു. ഈ ബ്ലോക്ക് FRL മോഡിനായി മെച്ചപ്പെടുത്തിയ PCS-ൽ പ്രവർത്തിക്കുന്നു.
RX CDR-ന് രണ്ട് റഫറൻസ് ക്ലോക്കുകളുണ്ട്.
• റഫറൻസ് ക്ലോക്ക് 0, TMDS ക്ലോക്കിൽ നിന്ന് ഉരുത്തിരിഞ്ഞ IOPLL TMDS-ന്റെ (pll_tmds) ഔട്ട്‌പുട്ട് ക്ലോക്കുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു.
• റഫറൻസ് ക്ലോക്ക് 1 ഒരു നിശ്ചിത 100 MHz ക്ലോക്കിലേക്ക് ബന്ധിപ്പിച്ചിരിക്കുന്നു. ടിഎംഡിഎസ് മോഡിൽ, റഫറൻസ് ക്ലോക്ക് 0 തിരഞ്ഞെടുക്കുന്നതിനായി RX CDR വീണ്ടും ക്രമീകരിച്ചിരിക്കുന്നു, കൂടാതെ FRL മോഡിൽ, റഫറൻസ് ക്ലോക്ക് 1 തിരഞ്ഞെടുക്കുന്നതിന് RX CDR വീണ്ടും ക്രമീകരിച്ചിരിക്കുന്നു.
RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് TMDS മോഡിൽ, 250 Mbps മുതൽ 6,000 Mbps വരെയുള്ള ഏതെങ്കിലും അനിയന്ത്രിതമായ ലിങ്ക് നിരക്കിൽ പ്രവർത്തിക്കാൻ RX ട്രാൻസ്‌സിവർ പ്രവർത്തിപ്പിക്കുന്നതിന് RX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് ബ്ലോക്ക് HDMI PLL ഉപയോഗിച്ച് റേറ്റ് ഡിറ്റക്ഷൻ സർക്യൂട്ട് നടപ്പിലാക്കുന്നു.
FRL മോഡിൽ, SCDC_FRL_RATE രജിസ്‌റ്റർ ഫീൽഡിലെ (3x6[8:10]) FRL നിരക്കിനെ ആശ്രയിച്ച് 12 Gbps, 0 Gbps, 31 Gbps, 3 Gbps, അല്ലെങ്കിൽ 0 Gbps എന്നിവയിൽ RX ട്രാൻസ്‌സീവറിനെ RX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് ബ്ലോക്ക് പുനഃക്രമീകരിക്കുന്നു. RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്ക് സ്റ്റാൻഡേർഡ് PCS/RX തമ്മിൽ മാറുന്നു
TMDS മോഡിനും FRL മോഡിനായി മെച്ചപ്പെടുത്തിയ PCS-നും. റഫർ ചെയ്യുക ചിത്രം 10 പേജ് 22-ൽ.

ചിത്രം 10. RX റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ
ഇൻപുട്ട് ഡാറ്റ സ്ട്രീമും റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസിയും ലഭിക്കുമ്പോഴോ ട്രാൻസ്‌സിവർ അൺലോക്ക് ചെയ്യുമ്പോഴോ കൺട്രോളറിന്റെ മൾട്ടി-റേറ്റ് റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ ചിത്രം വ്യക്തമാക്കുന്നു.intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡിസൈൻ കംപൈൽ ചെയ്യലും പരിശോധിക്കലും 22.5.3. ടോപ്പ് ലെവൽ കോമൺ ബ്ലോക്കുകൾ
ട്രാൻസീവർ ആർബിറ്റർ, RX-TX ലിങ്ക് ഘടകങ്ങൾ, സിപിയു സബ്സിസ്റ്റം എന്നിവ ടോപ്പ് ലെവൽ കോമൺ ബ്ലോക്കുകളിൽ ഉൾപ്പെടുന്നു.
പട്ടിക 11. ടോപ്പ് ലെവൽ കോമൺ ബ്ലോക്കുകൾ

മൊഡ്യൂൾ

വിവരണം
ട്രാൻസ്‌സിവർ ആർബിറ്റർ ഒരേ ഫിസിക്കൽ ചാനലിലെ RX അല്ലെങ്കിൽ TX ട്രാൻസ്‌സീവറുകൾക്ക് റീകോൺഫിഗറേഷൻ ആവശ്യമായി വരുമ്പോൾ ഒരേസമയം റീകാലിബ്രേറ്റ് ചെയ്യുന്നതിൽ നിന്ന് ഈ ജനറിക് ഫങ്ഷണൽ ബ്ലോക്ക് തടയുന്നു. ഒരേ ചാനലിനുള്ളിലെ RX, TX ട്രാൻസ്‌സീവറുകൾ സ്വതന്ത്ര IP നിർവ്വഹണങ്ങൾക്ക് നിയോഗിക്കപ്പെടുന്ന ആപ്ലിക്കേഷനുകളെ ഒരേസമയം റീകാലിബ്രേഷൻ സ്വാധീനിക്കുന്നു.
സിംപ്ലെക്‌സ് ടിഎക്‌സും സിംപ്ലക്‌സ് ആർഎക്‌സും ഒരേ ഫിസിക്കൽ ചാനലിലേക്ക് ലയിപ്പിക്കുന്നതിന് ശുപാർശ ചെയ്യുന്ന റെസല്യൂഷനിലേക്കുള്ള ഒരു വിപുലീകരണമാണ് ഈ ട്രാൻസ്‌സിവർ ആർബിറ്റർ. ട്രാൻസ്‌സീവറുകളുടെ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസ് പോർട്ട് തുടർച്ചയായി മാത്രമേ ആക്‌സസ് ചെയ്യാൻ കഴിയൂ എന്നതിനാൽ ഒരു ചാനലിനുള്ളിലെ സിംപ്ലക്‌സ് RX, TX ട്രാൻസ്‌സിവറുകൾ ടാർഗെറ്റുചെയ്യുന്ന Avalon® മെമ്മറി-മാപ്പ് ചെയ്‌ത RX, TX റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥനകൾ ലയിപ്പിക്കുന്നതിനും മധ്യസ്ഥത വഹിക്കുന്നതിനും ഈ ട്രാൻസ്‌സിവർ ആർബിറ്റർ സഹായിക്കുന്നു.
ഈ ഡിസൈനിലെ ട്രാൻസ്‌സിവർ ആർബിറ്ററും TX/RX നേറ്റീവ് PHY/PHY റീസെറ്റ് കൺട്രോളർ ബ്ലോക്കുകളും തമ്മിലുള്ള ഇന്റർഫേസ് കണക്ഷൻ മുൻampട്രാൻസ്‌സിവർ ആർബിറ്റർ ഉപയോഗിച്ച് ഏത് ഐപി കോമ്പിനേഷനും ബാധകമാകുന്ന ഒരു ജനറിക് മോഡ് le പ്രദർശിപ്പിക്കുന്നു. ഒരു ചാനലിൽ RX അല്ലെങ്കിൽ TX ട്രാൻസ്‌സിവർ മാത്രം ഉപയോഗിക്കുമ്പോൾ ട്രാൻസ്‌സിവർ ആർബിറ്റർ ആവശ്യമില്ല.
ട്രാൻസ്‌സിവർ ആർബിറ്റർ അതിന്റെ Avalon മെമ്മറി-മാപ്പ് ചെയ്‌ത റീ-കോൺഫിഗറേഷൻ ഇന്റർഫേസുകളിലൂടെ ഒരു റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥിക്കുന്നയാളെ തിരിച്ചറിയുകയും അതിനനുസരിച്ചുള്ള tx_reconfig_cal_busy അല്ലെങ്കിൽ rx_reconfig_cal_busy ഗേറ്റ് ചെയ്തിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകയും ചെയ്യുന്നു.
HDMI ആപ്ലിക്കേഷനുകൾക്കായി, RX മാത്രമേ പുനർക്രമീകരണം ആരംഭിക്കുകയുള്ളൂ. Avalon മെമ്മറി-മാപ്പ് ചെയ്‌ത റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥന മദ്ധ്യസ്ഥൻ മുഖേന ചാനൽ ചെയ്യുന്നതിലൂടെ, പുനർക്രമീകരണ അഭ്യർത്ഥന RX-ൽ നിന്നാണ് ഉത്ഭവിച്ചതെന്ന് മദ്ധ്യസ്ഥൻ തിരിച്ചറിയുന്നു, അത് tx_reconfig_cal_busy-യെ ഉറപ്പിക്കുന്നതിൽ നിന്ന് ഗേറ്റ് ചെയ്യുകയും rx_reconfig_cal_busy-യെ ഉറപ്പിക്കാൻ അനുവദിക്കുകയും ചെയ്യുന്നു. ഗേറ്റിംഗ് ടിഎക്‌സ് ട്രാൻസ്‌സിവർ അറിയാതെ കാലിബ്രേഷൻ മോഡിലേക്ക് മാറ്റുന്നത് തടയുന്നു.
കുറിപ്പ്: HDMI-യ്ക്ക് RX റീകോൺഫിഗറേഷൻ മാത്രമേ ആവശ്യമുള്ളൂ എന്നതിനാൽ, tx_reconfig_mgmt_* സിഗ്നലുകൾ ബന്ധിപ്പിച്ചിരിക്കുന്നു. കൂടാതെ, ആർബിറ്ററിനും TX നേറ്റീവ് PHY ബ്ലോക്കിനും ഇടയിൽ Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് ആവശ്യമില്ല. ഡിസൈനിലെ ഇന്റർഫേസിലേക്ക് ബ്ലോക്കുകൾ നൽകിയിരിക്കുന്നുampTX/RX നേറ്റീവ് PHY/PHY റീസെറ്റ് കൺട്രോളറിലേക്കുള്ള ജനറിക് ട്രാൻസ്‌സിവർ ആർബിറ്റർ കണക്ഷൻ തെളിയിക്കാൻ
RX-TX ലിങ്ക് • RX, TX വീഡിയോ ക്ലോക്ക് ഡൊമെയ്‌നുകളിലുടനീളം ഒരു DCFIFO വഴി HDMI RX കോർ ലൂപ്പിൽ നിന്നുള്ള വീഡിയോ ഡാറ്റ ഔട്ട്‌പുട്ടും സിൻക്രൊണൈസേഷൻ സിഗ്നലുകളും.
• HDMI TX കോറിന്റെ സഹായ ഡാറ്റ പോർട്ട്, DCFIFO വഴി ബാക്ക്പ്രഷർ വഴി ഒഴുകുന്ന സഹായ ഡാറ്റയെ നിയന്ത്രിക്കുന്നു. ഓക്സിലറി ഡാറ്റ പോർട്ടിൽ അപൂർണ്ണമായ സഹായ പാക്കറ്റ് ഇല്ലെന്ന് ബാക്ക്പ്രഷർ ഉറപ്പാക്കുന്നു.
• ഈ ബ്ലോക്ക് ബാഹ്യ ഫിൽട്ടറിംഗും നിർവഹിക്കുന്നു:
- HDMI TX കോർ ഓക്സിലറി ഡാറ്റ പോർട്ടിലേക്ക് ട്രാൻസ്മിറ്റ് ചെയ്യുന്നതിന് മുമ്പ് ഓക്സിലറി ഡാറ്റ സ്ട്രീമിൽ നിന്ന് ഓഡിയോ ഡാറ്റയും ഓഡിയോ ക്ലോക്ക് റീജനറേഷൻ പാക്കറ്റും ഫിൽട്ടർ ചെയ്യുന്നു.
— HDMI RX ഓക്സിലറി ഡാറ്റയിൽ നിന്ന് ഹൈ ഡൈനാമിക് റേഞ്ച് (HDR) ഇൻഫോഫ്രെയിം ഫിൽട്ടർ ചെയ്യുകയും ഒരു മുൻ ചേർക്കുകയും ചെയ്യുന്നുampഅവലോൺ സ്ട്രീമിംഗ് മൾട്ടിപ്ലെക്‌സർ വഴി HDMI TX-ന്റെ സഹായ ഡാറ്റയിലേക്ക് HDR ഇൻഫോഫ്രെയിം.
സിപിയു സബ്സിസ്റ്റം സിപിയു സബ്സിസ്റ്റം എസ്സിഡിസി, ഡിഡിസി കൺട്രോളർ, സോഴ്സ് റീകോൺഫിഗറേഷൻ കൺട്രോളർ എന്നിങ്ങനെ പ്രവർത്തിക്കുന്നു.
• ഉറവിട SCDC കൺട്രോളറിൽ I2C മാസ്റ്റർ കൺട്രോളർ അടങ്ങിയിരിക്കുന്നു. എച്ച്ഡിഎംഐ 2 പ്രവർത്തനത്തിനായി ഐ2.0സി മാസ്റ്റർ കൺട്രോളർ എസ്സിഡിസി ഡാറ്റ ഘടനയെ എഫ്പിജിഎ ഉറവിടത്തിൽ നിന്ന് എക്സ്റ്റേണൽ സിങ്കിലേക്ക് മാറ്റുന്നു. ഉദാampലെ, ഔട്ട്‌ഗോയിംഗ് ഡാറ്റ സ്ട്രീം 6,000 Mbps ആണെങ്കിൽ, സിങ്കിന്റെ TMDS കോൺഫിഗറേഷൻ രജിസ്റ്ററിന്റെ TMDS_BIT_CLOCK_RATIO, SCRAMBLER_ENABLE ബിറ്റുകൾ 2 ലേക്ക് അപ്‌ഡേറ്റ് ചെയ്യാൻ Nios II പ്രോസസർ I1C മാസ്റ്റർ കൺട്രോളറോട് കമാൻഡ് ചെയ്യുന്നു.
• അതേ I2C മാസ്റ്റർ, HDMI ഉറവിടത്തിനും ബാഹ്യ സിങ്കിനുമിടയിൽ DDC ഡാറ്റ ഘടനയും (E-EDID) കൈമാറുന്നു.
• നിയോസ് II സിപിയു, HDMI ഉറവിടത്തിനായുള്ള റീകോൺഫിഗറേഷൻ കൺട്രോളറായി പ്രവർത്തിക്കുന്നു. TX-ന് റീകോൺഫിഗറേഷൻ ആവശ്യമാണോ എന്ന് നിർണ്ണയിക്കാൻ RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് മൊഡ്യൂളിൽ നിന്നുള്ള ആനുകാലിക നിരക്ക് കണ്ടെത്തലിനെ CPU ആശ്രയിക്കുന്നു. അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത സ്ലേവ് വിവർത്തകൻ നിയോസ് II പ്രോസസർ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത മാസ്റ്റർ ഇന്റർഫേസും ബാഹ്യമായി തൽക്ഷണം ചെയ്‌ത HDMI ഉറവിടത്തിന്റെ IOPLL, TX നേറ്റീവ് PHY എന്നിവയുടെ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത സ്ലേവ് ഇന്റർഫേസുകളും തമ്മിലുള്ള ഇന്റർഫേസ് നൽകുന്നു.
• ബാഹ്യ സിങ്ക് ഉപയോഗിച്ച് I2C മാസ്റ്റർ ഇന്റർഫേസ് വഴി ലിങ്ക് പരിശീലനം നടത്തുക

2.6 ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗും (എച്ച്ഡിആർ) ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample ഒരു RX-TX ലൂപ്പ്ബാക്ക് സിസ്റ്റത്തിൽ HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലിന്റെ ഒരു പ്രദർശനം ഉൾപ്പെടുന്നു.
HDMI സ്പെസിഫിക്കേഷൻ പതിപ്പ് 2.0b ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമും HDMI ഓക്സിലറി സ്ട്രീം വഴി കൈമാറാൻ അനുവദിക്കുന്നു. പ്രദർശനത്തിൽ, സഹായ പാക്കറ്റ് ജനറേറ്റർ ബ്ലോക്ക് HDR ഉൾപ്പെടുത്തലിനെ പിന്തുണയ്ക്കുന്നു. മൊഡ്യൂളിന്റെ സിഗ്നൽ ലിസ്‌റ്റ് ടേബിളിൽ വ്യക്തമാക്കിയിരിക്കുന്നതുപോലെ നിങ്ങൾ ഉദ്ദേശിച്ച എച്ച്‌ഡിആർ ഇൻഫോഫ്രെയിം പാക്കറ്റ് ഫോർമാറ്റ് ചെയ്‌താൽ മതി, ഓരോ വീഡിയോ ഫ്രെയിമിലും ഒരിക്കൽ എച്ച്‌ഡിആർ ഇൻഫോഫ്രെയിമിന്റെ ഉൾപ്പെടുത്തൽ സംഭവിക്കുന്നു.
ഇതിൽ മുൻampലെ കോൺഫിഗറേഷൻ, ഇൻകമിംഗ് ഓക്സിലറി സ്ട്രീമിൽ ഇതിനകം HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുന്ന സന്ദർഭങ്ങളിൽ, സ്ട്രീം ചെയ്ത HDR ഉള്ളടക്കം ഫിൽട്ടർ ചെയ്യപ്പെടുന്നു. ഫിൽട്ടറിംഗ് വൈരുദ്ധ്യമുള്ള HDR ഇൻഫോഫ്രെയിമുകൾ കൈമാറുന്നത് ഒഴിവാക്കുകയും HDR S-ൽ വ്യക്തമാക്കിയ മൂല്യങ്ങൾ മാത്രം ഉറപ്പാക്കുകയും ചെയ്യുന്നു.ample ഡാറ്റ മൊഡ്യൂൾ ഉപയോഗിക്കുന്നു.
ചിത്രം 11. ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഇൻസേർഷനുമുള്ള RX-TX ലിങ്ക്
എച്ച്ഡിഎംഐ ടിഎക്സ് കോർ ഓക്സിലറി സ്ട്രീമിലേക്ക് ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഉൾപ്പെടെയുള്ള RX-TX ലിങ്കിന്റെ ബ്ലോക്ക് ഡയഗ്രം ചിത്രം കാണിക്കുന്നു.intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഡൈനാമിക് റേഞ്ച്പട്ടിക 12. സഹായ ഡാറ്റ ഇൻസേർഷൻ ബ്ലോക്ക് (aux_retransmit) സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
ക്ലോക്ക് ചെയ്ത് റീസെറ്റ് ചെയ്യുക
clk ഇൻപുട്ട് 1 ക്ലോക്ക് ഇൻപുട്ട്. ഈ ക്ലോക്ക് വീഡിയോ ക്ലോക്കുമായി ബന്ധിപ്പിച്ചിരിക്കണം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 ഇൻപുട്ട് പുനഃസജ്ജമാക്കുക.

സഹായ പാക്കറ്റ് സിഗ്നലുകൾ
tx_aux_data ഔട്ട്പുട്ട് 72 മൾട്ടിപ്ലക്സറിൽ നിന്നുള്ള TX സഹായ പാക്കറ്റ് ഔട്ട്പുട്ട്.
tx_aux_valid ഔട്ട്പുട്ട് 1
tx_aux_ready ഔട്ട്പുട്ട് 1
tx_aux_sop ഔട്ട്പുട്ട് 1
tx_aux_eop ഔട്ട്പുട്ട് 1
rx_aux_data ഇൻപുട്ട് 72 മൾട്ടിപ്ലക്‌സറിൽ പ്രവേശിക്കുന്നതിന് മുമ്പ് പാക്കറ്റ് ഫിൽട്ടർ മൊഡ്യൂളിലേക്ക് RX സഹായ ഡാറ്റ കൈമാറി.
rx_aux_valid ഇൻപുട്ട് 1
rx_aux_sop ഇൻപുട്ട് 1
rx_aux_eop ഇൻപുട്ട് 1
സിഗ്നൽ നിയന്ത്രിക്കുക
hdmi_tx_vsync ഇൻപുട്ട് 1 HDMI TX വീഡിയോ Vsync. ഈ സിഗ്നൽ ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഡൊമെയ്‌നുമായി സമന്വയിപ്പിക്കണം. ഈ സിഗ്നലിന്റെ ഉയരുന്ന അറ്റത്തുള്ള സഹായ സ്ട്രീമിലേക്ക് കോർ എച്ച്ഡിആർ ഇൻഫോഫ്രെയിമിനെ ചേർക്കുന്നു.

പട്ടിക 13. HDR ഡാറ്റ മൊഡ്യൂൾ (altera_hdmi_hdr_infoframe) സിഗ്നലുകൾ

സിഗ്നൽ

 ദിശ വീതി

വിവരണം
hb0 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 0: ഇൻഫോഫ്രെയിം തരം കോഡ്.
hb1 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 1: ഇൻഫോഫ്രെയിം പതിപ്പ് നമ്പർ.
hb2 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 2: ഇൻഫോഫ്രെയിമിന്റെ ദൈർഘ്യം.
pb ഇൻപുട്ട് 224 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഡാറ്റാ ബൈറ്റ്.

പട്ടിക 14. ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഡാറ്റ ബണ്ടിൽ ബിറ്റ്-ഫീൽഡുകളും

ബിറ്റ്-ഫീൽഡ്

 നിർവ്വചനം

സ്റ്റാറ്റിക് മെറ്റാഡാറ്റ തരം 1
7:0 ഡാറ്റ ബൈറ്റ് 1: {5'h0, EOTF[2:0]}
15:8 ഡാറ്റ ബൈറ്റ് 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 ഡാറ്റ ബൈറ്റ് 3: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[0], LSB
31:24 ഡാറ്റ ബൈറ്റ് 4: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[0], MSB
39:32 ഡാറ്റ ബൈറ്റ് 5: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[0], LSB
47:40 ഡാറ്റ ബൈറ്റ് 6: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[0], MSB
55:48 ഡാറ്റ ബൈറ്റ് 7: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[1], LSB
63:56 ഡാറ്റ ബൈറ്റ് 8: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[1], MSB
71:64 ഡാറ്റ ബൈറ്റ് 9: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[1], LSB
79:72 ഡാറ്റ ബൈറ്റ് 10: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[1], MSB
87:80 ഡാറ്റ ബൈറ്റ് 11: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[2], LSB
95:88 ഡാറ്റ ബൈറ്റ് 12: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[2], MSB
103:96 ഡാറ്റ ബൈറ്റ് 13: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[2], LSB
111:104 ഡാറ്റ ബൈറ്റ് 14: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[2], MSB
119:112 ഡാറ്റ ബൈറ്റ് 15: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_x, LSB
127:120 ഡാറ്റ ബൈറ്റ് 16: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_x, MSB
135:128 ഡാറ്റ ബൈറ്റ് 17: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_y, LSB
143:136 ഡാറ്റ ബൈറ്റ് 18: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_y, MSB
151:144 ഡാറ്റ ബൈറ്റ് 19: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ max_display_mastering_luminance, LSB
159:152 ഡാറ്റ ബൈറ്റ് 20: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ max_display_mastering_luminance, MSB
167:160 ഡാറ്റ ബൈറ്റ് 21: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ min_display_mastering_luminance, LSB
175:168 ഡാറ്റ ബൈറ്റ് 22: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ min_display_mastering_luminance, MSB
183:176 ഡാറ്റ ബൈറ്റ് 23: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഉള്ളടക്ക ലൈറ്റ് ലെവൽ, LSB
191:184 ഡാറ്റ ബൈറ്റ് 24: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഉള്ളടക്ക ലൈറ്റ് ലെവൽ, MSB
199:192 ഡാറ്റ ബൈറ്റ് 25: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഫ്രെയിം-ശരാശരി ലൈറ്റ് ലെവൽ, LSB
207:200 ഡാറ്റ ബൈറ്റ് 26: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഫ്രെയിം-ശരാശരി ലൈറ്റ് ലെവൽ, MSB
215:208 സംവരണം
223:216 സംവരണം

HDR ഇൻസേർഷനും ഫിൽട്ടറിംഗും പ്രവർത്തനരഹിതമാക്കുന്നു
HDR ഇൻസേർഷനും ഫിൽട്ടറും പ്രവർത്തനരഹിതമാക്കുന്നത്, RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ എക്സിയിൽ ഒരു മാറ്റവും കൂടാതെ സോഴ്സ് ഓക്സിലറി സ്ട്രീമിൽ ഇതിനകം ലഭ്യമായ HDR ഉള്ളടക്കത്തിന്റെ പുനഃസംപ്രേഷണം പരിശോധിക്കാൻ നിങ്ങളെ പ്രാപ്തരാക്കുന്നു.ample.
HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും പ്രവർത്തനരഹിതമാക്കാൻ:

  1. rxtx_link.v-ൽ block_ext_hdr_infoframe 1'b0 ആയി സജ്ജമാക്കുക file സഹായ സ്ട്രീമിൽ നിന്ന് HDR ഇൻഫോഫ്രെയിം ഫിൽട്ടർ ചെയ്യുന്നത് തടയാൻ.
  2. altera_hdmi_aux_hdr.v-ൽ avalon_st_multiplexer ഇൻസ്‌റ്റൻസിന്റെ മൾട്ടിപ്ലക്‌സർ_ഇൻ0_സാധുത സജ്ജമാക്കുക file അധിക എച്ച്ഡിആർ ഇൻഫോഫ്രെയിം രൂപീകരിക്കുന്നതിൽ നിന്നും ടിഎക്സ് ഓക്സിലറി സ്ട്രീമിലേക്ക് ചേർക്കുന്നതിൽ നിന്നും ഓക്സിലറി പാക്കറ്റ് ജനറേറ്ററിനെ തടയുന്നതിന് 1'b0 വരെ.

2.7 ഡിസൈൻ സോഫ്റ്റ്‌വെയർ ഫ്ലോ
ഡിസൈൻ മെയിൻ സോഫ്‌റ്റ്‌വെയർ ഫ്ലോയിൽ, നിയോസ് II പ്രോസസർ TI റീഡ്രൈവർ ക്രമീകരണം കോൺഫിഗർ ചെയ്യുകയും പവർ-അപ്പിൽ TX, RX പാത്തുകൾ ആരംഭിക്കുകയും ചെയ്യുന്നു.
ചിത്രം 12. main.c സ്‌ക്രിപ്റ്റിലെ സോഫ്റ്റ്‌വെയർ ഫ്ലോ
intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - സോഫ്റ്റ്വെയർ ഫ്ലോസിങ്കും ഉറവിട മാറ്റങ്ങളും നിരീക്ഷിക്കാനും മാറ്റങ്ങളോട് പ്രതികരിക്കാനും സോഫ്റ്റ്‌വെയർ അൽപ്പസമയം ലൂപ്പ് പ്രവർത്തിപ്പിക്കുന്നു. സോഫ്‌റ്റ്‌വെയർ TX പുനർക്രമീകരണം, TX ലിങ്ക് പരിശീലനം എന്നിവ ട്രിഗർ ചെയ്‌ത് വീഡിയോ പ്രക്ഷേപണം ചെയ്‌തേക്കാം.
ചിത്രം 13. TX പാത്ത് ഇനീഷ്യലൈസേഷൻ ഫ്ലോചാർട്ട് TX പാത്ത് ആരംഭിക്കുകintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഫ്ലോചാർട്ട്ചിത്രം 14. RX പാത്ത് ഇനീഷ്യലൈസേഷൻ ഫ്ലോചാർട്ട്intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ - ഫ്ലോചാർട്ട് 1ചിത്രം 15. TX റീകോൺഫിഗറേഷനും ലിങ്ക് ട്രെയിനിംഗ് ഫ്ലോചാർട്ടുംintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ - ഫ്ലോചാർട്ട് 2ചിത്രം 16. ലിങ്ക് ട്രെയിനിംഗ് LTS:3 നിർദ്ദിഷ്ട FRL നിരക്കിലുള്ള ഫ്ലോചാർട്ടിലെ പ്രക്രിയintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ - ഫ്ലോചാർട്ട് 3ചിത്രം 17. HDMI TX വീഡിയോ ട്രാൻസ്മിഷൻ ഫ്ലോചാർട്ട്intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ - ഫ്ലോചാർട്ട് 42.8 വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നു
എക്സ്റ്റേണൽ സിങ്കിന്റെ ഡിഫോൾട്ട് എഫ്ആർഎൽ നിരക്ക് ഒഴികെയുള്ള വ്യത്യസ്ത എഫ്ആർഎൽ നിരക്കുകളിൽ നിങ്ങളുടെ ഡിസൈൻ പ്രവർത്തിപ്പിക്കാം.
വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ പ്രവർത്തിപ്പിക്കാൻ:

  1. ഓൺ-ബോർഡ് user_dipsw0 സ്വിച്ച് ഓൺ സ്ഥാനത്തേക്ക് മാറ്റുക.
  2. Nios II കമാൻഡ് ഷെൽ തുറക്കുക, തുടർന്ന് nios2-terminal എന്ന് ടൈപ്പ് ചെയ്യുക
  3. ഇനിപ്പറയുന്ന കമാൻഡുകൾ കീ ചെയ്യുക, എക്സിക്യൂട്ട് ചെയ്യാൻ എന്റർ അമർത്തുക.
കമാൻഡ്

വിവരണം
h സഹായ മെനു കാണിക്കുക.
r0 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 0 ആയി അപ്ഡേറ്റ് ചെയ്യുക (TMDS മാത്രം).
r1 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 1 ലേക്ക് (3 Gbps) അപ്ഡേറ്റ് ചെയ്യുക.
r2 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 2 ലേക്ക് അപ്ഡേറ്റ് ചെയ്യുക (6 Gbps, 3 പാതകൾ).
r3 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 3 ലേക്ക് അപ്ഡേറ്റ് ചെയ്യുക (6 Gbps, 4 പാതകൾ).
r4 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 4 ലേക്ക് (8 Gbps) അപ്ഡേറ്റ് ചെയ്യുക.
r5 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 5 ലേക്ക് (10 Gbps) അപ്ഡേറ്റ് ചെയ്യുക.
r6 RX പരമാവധി FRL ശേഷി FRL നിരക്ക് 6 ലേക്ക് (12 Gbps) അപ്ഡേറ്റ് ചെയ്യുക.
t1 FRL നിരക്ക് 1 (3 Gbps) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.
t2 FRL നിരക്ക് 2 (6 Gbps, 3 പാതകൾ) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.
t3 FRL നിരക്ക് 3 (6 Gbps, 4 പാതകൾ) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.
t4 FRL നിരക്ക് 4 (8 Gbps) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.
t5 FRL നിരക്ക് 5 (10 Gbps) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.
t6 FRL നിരക്ക് 6 (12 Gbps) ലേക്ക് TX ലിങ്ക് നിരക്ക് കോൺഫിഗർ ചെയ്യുന്നു.

2.9 ക്ലോക്കിംഗ് സ്കീം
ക്ലോക്കിംഗ് സ്കീം HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിയിലെ ക്ലോക്ക് ഡൊമെയ്‌നുകളെ ചിത്രീകരിക്കുന്നുample.
ചിത്രം 18. HDMI 2.1 ഡിസൈൻ എക്സ്ampലെ ക്ലോക്കിംഗ് സ്കീംintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ക്ലോക്കിംഗ് സ്കീംപട്ടിക 15. ക്ലോക്കിംഗ് സ്കീം സിഗ്നലുകൾ

ക്ലോക്ക്

 ഡിസൈനിലെ സിഗ്നൽ നാമം

വിവരണം
മാനേജ്മെന്റ് ക്ലോക്ക് mgmt_clk ഈ ഘടകങ്ങൾക്കായി സൗജന്യമായി പ്രവർത്തിക്കുന്ന 100 MHz ക്ലോക്ക്:
• പുനർക്രമീകരണത്തിനുള്ള അവലോൺ-എംഎം ഇന്റർഫേസുകൾ
— 100- 125 MHz ന് ഇടയിലാണ് ഫ്രീക്വൻസി റേഞ്ച് ആവശ്യകത.
• ട്രാൻസ്‌സിവർ റീസെറ്റ് സീക്വൻസിനുള്ള PHY റീസെറ്റ് കൺട്രോളർ
— 1–500 മെഗാഹെർട്‌സിന് ഇടയിലാണ് ഫ്രീക്വൻസി ശ്രേണി ആവശ്യകത.
• IOPLL പുനഃക്രമീകരണം
— പരമാവധി ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആണ്.
• RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ്
• TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ്
• സിപിയു
• I2C മാസ്റ്റർ
I2C ക്ലോക്ക് i2c_clk I100C സ്ലേവ്, ഔട്ട്‌പുട്ട് ബഫറുകൾ, SCDC രജിസ്റ്ററുകൾ, HDMI RX കോർ, EDID റാം എന്നിവയിലെ ലിങ്ക് പരിശീലന പ്രക്രിയ എന്നിവയെ ക്ലോക്ക് ചെയ്യുന്ന 2 MHz ക്ലോക്ക് ഇൻപുട്ട്.
TX PLL റഫറൻസ് ക്ലോക്ക് 0 tx_tmds_clk TX PLL-ലേക്കുള്ള റഫറൻസ് ക്ലോക്ക് 0. HDMI TX TMDS ക്ലോക്ക് ചാനലിൽ നിന്ന് പ്രതീക്ഷിക്കുന്ന TMDS ക്ലോക്ക് ഫ്രീക്വൻസിക്ക് തുല്യമാണ് ക്ലോക്ക് ഫ്രീക്വൻസി. ഈ റഫറൻസ് ക്ലോക്ക് TMDS മോഡിൽ ഉപയോഗിക്കുന്നു.
ഇതിനായി HDMI ഡിസൈൻ എക്സിample, ഈ ക്ലോക്ക് പ്രദർശന ആവശ്യത്തിനായി RX TMDS ക്ലോക്കുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു. നിങ്ങളുടെ ആപ്ലിക്കേഷനിൽ, മികച്ച ചലനാത്മക പ്രകടനത്തിനായി ഒരു പ്രോഗ്രാമബിൾ ഓസിലേറ്ററിൽ നിന്ന് ടിഎംഡിഎസ് ക്ലോക്ക് ഫ്രീക്വൻസിയുള്ള ഒരു സമർപ്പിത ക്ലോക്ക് നൽകേണ്ടതുണ്ട്.
കുറിപ്പ്: TX PLL റഫറൻസ് ക്ലോക്ക് ആയി ഒരു ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കരുത്. നിങ്ങൾ HDMI TX refclk ഒരു RX പിന്നിൽ സ്ഥാപിച്ചാൽ നിങ്ങളുടെ ഡിസൈൻ അനുയോജ്യമാകില്ല.
TX PLL റഫറൻസ് ക്ലോക്ക് 1 txfpll_refclk1/ rxphy_cdr_refclk1 TX PLL, RX CDR എന്നിവയിലേക്കുള്ള റഫറൻസ് ക്ലോക്ക്, അതുപോലെ vid_clk-നുള്ള IOPLL. ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആണ്.
TX PLL സീരിയൽ ക്ലോക്ക് tx_bonding_clocks TX PLL സൃഷ്ടിച്ച സീരിയൽ ഫാസ്റ്റ് ക്ലോക്ക്. ഡാറ്റ നിരക്കിനെ അടിസ്ഥാനമാക്കിയാണ് ക്ലോക്ക് ഫ്രീക്വൻസി സജ്ജീകരിച്ചിരിക്കുന്നത്.
TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് tx_clk ട്രാൻസ്‌സീവറിൽ നിന്ന് ക്ലോക്ക് ഔട്ട് വീണ്ടെടുത്തു, ഓരോ ക്ലോക്കും ഡാറ്റ നിരക്കും ചിഹ്നങ്ങളും അനുസരിച്ച് ആവൃത്തി വ്യത്യാസപ്പെടുന്നു.
TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് ഫ്രീക്വൻസി = ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക്/ ട്രാൻസ്‌സിവർ വീതി
ഇതിനായി HDMI ഡിസൈൻ എക്സിample, ചാനൽ 0-ൽ നിന്ന് TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് TX ട്രാൻസ്‌സിവർ കോർ ഇൻപുട്ട് (tx_coreclkin), ലിങ്ക് സ്പീഡ് IOPLL (pll_hdmi) റഫറൻസ് ക്ലോക്ക്, വീഡിയോ, FRL IOPLL (pll_vid_frl) റഫറൻസ് ക്ലോക്ക് എന്നിവ ഘടിപ്പിക്കുന്നു.
വീഡിയോ ക്ലോക്ക് tx_vid_clk/rx_vid_clk വീഡിയോ ക്ലോക്ക് മുതൽ TX, RX കോർ വരെ. ക്ലോക്ക് 225 മെഗാഹെർട്സ് നിശ്ചിത ആവൃത്തിയിലാണ് പ്രവർത്തിക്കുന്നത്.
TX/RX FRL ക്ലോക്ക് tx_frl_clk/rx_frl_clk TX, RX കോർ എന്നിവയ്ക്കായി FRL ക്ലോക്ക്.
RX TMDS ക്ലോക്ക് rx_tmds_clk HDMI RX കണക്ടറിൽ നിന്നുള്ള TMDS ക്ലോക്ക് ചാനൽ, CDR റഫറൻസ് ക്ലോക്ക് 0-നുള്ള റഫറൻസ് ക്ലോക്ക് സൃഷ്ടിക്കുന്നതിന് ഒരു IOPLL-ലേക്ക് ബന്ധിപ്പിക്കുന്നു. TMDS മോഡിൽ ആയിരിക്കുമ്പോൾ കോർ ഈ ക്ലോക്ക് ഉപയോഗിക്കുന്നു.
RX CDR റഫറൻസ് ക്ലോക്ക് 0 rxphy_cdr_refclk0 റഫറൻസ് ക്ലോക്ക് 0 മുതൽ RX CDR വരെ. ഈ ക്ലോക്ക് RX TMDS ക്ലോക്കിൽ നിന്ന് ഉരുത്തിരിഞ്ഞതാണ്. RX TMDS ക്ലോക്ക് ഫ്രീക്വൻസി 25 MHz മുതൽ 340 MHz വരെയാണ്, അതേസമയം RX CDR ഏറ്റവും കുറഞ്ഞ റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി 50 MHz ആണ്.
TMDS ക്ലോക്കിനായി 5 MHz മുതൽ 25 MHz വരെ 50 ക്ലോക്ക് ഫ്രീക്വൻസി ജനറേറ്റ് ചെയ്യാനും TMDS ക്ലോക്കിന് 50 MHz - 340 MHz നും ഇടയിലുള്ള അതേ ക്ലോക്ക് ഫ്രീക്വൻസി ജനറേറ്റുചെയ്യാനും ഒരു IOPLL ഉപയോഗിക്കുന്നു.
RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് rx_clk ട്രാൻസ്‌സിവറിൽ നിന്ന് ക്ലോക്ക് ഔട്ട് വീണ്ടെടുത്തു, ഡാറ്റ നിരക്കും ട്രാൻസ്‌സിവർ വീതിയും അനുസരിച്ച് ഫ്രീക്വൻസി വ്യത്യാസപ്പെടുന്നു.
RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് ഫ്രീക്വൻസി = ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക്/ ട്രാൻസ്‌സിവർ വീതി
ഇതിനായി HDMI ഡിസൈൻ എക്സിample, ചാനൽ 1-ൽ നിന്നുള്ള RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് RX ട്രാൻസ്‌സിവർ കോർ ഇൻപുട്ടും (rx_coreclkin) FRL IOPLL (pll_frl) റഫറൻസ് ക്ലോക്കും.

2.10 ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടികകൾ HDMI ഡിസൈൻ മുൻ സിഗ്നലുകൾ ലിസ്റ്റ്ampFRL പ്രവർത്തനക്ഷമമാക്കി.
പട്ടിക 16. ഉയർന്ന തലത്തിലുള്ള സിഗ്നലുകൾ

സിഗ്നൽ

 ദിശ വീതി

വിവരണം
ഓൺ-ബോർഡ് ഓസിലേറ്റർ സിഗ്നൽ
clk_fpga_b3_p ഇൻപുട്ട് 1 കോർ റഫറൻസ് ക്ലോക്കിനായി 100 MHz സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക്.
refclk4_p ഇൻപുട്ട് 1 ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്കിനായി 100 MHz സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക്.
യൂസർ പുഷ് ബട്ടണുകളും എൽഇഡികളും
user_pb ഇൻപുട്ട് 3 HDMI ഇന്റൽ FPGA IP ഡിസൈൻ പ്രവർത്തനം നിയന്ത്രിക്കാൻ ബട്ടൺ അമർത്തുക.
cpu_resetn ഇൻപുട്ട് 1 ഗ്ലോബൽ റീസെറ്റ്.
user_led_g ഔട്ട്പുട്ട് 8 പച്ച എൽഇഡി ഡിസ്പ്ലേ.
റഫർ ചെയ്യുക ഹാർഡ്‌വെയർ സജ്ജീകരണം LED ഫംഗ്‌ഷനുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 48-ൽ.
user_dipsw ഇൻപുട്ട് 1 ഉപയോക്താവ് നിർവചിച്ച DIP സ്വിച്ച്.
റഫർ ചെയ്യുക ഹാർഡ്‌വെയർ സജ്ജീകരണം DIP സ്വിച്ച് പ്രവർത്തനങ്ങളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 48-ൽ.
എഫ്എംസി പോർട്ടിൽ എച്ച്ഡിഎംഐ എഫ്എംസി ഡോട്ടർ കാർഡ് പിന്നുകൾ
fmcb_gbtclk_m2c_p_0 ഇൻപുട്ട് 1 HDMI RX TMDS ക്ലോക്ക്.
fmcb_dp_m2c_p ഇൻപുട്ട് 4 HDMI RX ക്ലോക്ക്, ചുവപ്പ്, പച്ച, നീല ഡാറ്റ ചാനലുകൾ.
fmcb_dp_c2m_p ഔട്ട്പുട്ട് 4 HDMI TX ക്ലോക്ക്, ചുവപ്പ്, പച്ച, നീല ഡാറ്റ ചാനലുകൾ.
fmcb_la_rx_p_9 ഇൻപുട്ട് 1 HDMI RX +5V പവർ കണ്ടെത്തൽ.
fmcb_la_rx_p_8 ഔട്ട്പുട്ട് 1 HDMI RX ഹോട്ട് പ്ലഗ് കണ്ടെത്തൽ.
fmcb_la_rx_n_8 ഇൻപുട്ട് 1 DDC, SCDC എന്നിവയ്ക്കുള്ള HDMI RX I2C SDA.
fmcb_la_tx_p_10 ഇൻപുട്ട് 1 DDC, SCDC എന്നിവയ്‌ക്കായുള്ള HDMI RX I2C SCL.
fmcb_la_tx_p_12 ഇൻപുട്ട് 1 HDMI TX ഹോട്ട് പ്ലഗ് കണ്ടെത്തൽ.
fmcb_la_tx_n_12 ഇൻപുട്ട് 1 DDC, SCDC എന്നിവയ്ക്കുള്ള HDMI I2C SDA.
fmcb_la_rx_p_10 ഇൻപുട്ട് 1 DDC, SCDC എന്നിവയ്‌ക്കായുള്ള HDMI I2C SCL.
fmcb_la_tx_n_9 ഇൻപുട്ട് 1 റീഡ്രൈവർ നിയന്ത്രണത്തിനായി HDMI I2C SDA.
fmcb_la_rx_p_11 ഇൻപുട്ട് 1 റീഡ്രൈവർ നിയന്ത്രണത്തിനായി HDMI I2C SCL.
fmcb_la_tx_n_13 ഔട്ട്പുട്ട് 1 HDMI TX +5V
കുറിപ്പ്: എപ്പോൾ മാത്രം ലഭ്യമാണ് Bitec HDMI ഡോട്ടർ കാർഡ് റിവിഷൻ 9 തിരഞ്ഞെടുത്തിരിക്കുന്നു.

പട്ടിക 17. HDMI RX ടോപ്പ്-ലെവൽ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
mgmt_clk ഇൻപുട്ട് 1 സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട് (100 MHz).
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിസ്റ്റം റീസെറ്റ് ഇൻപുട്ട്.
rx_tmds_clk ഇൻപുട്ട് 1 HDMI RX TMDS ക്ലോക്ക്.
i2c_clk ഇൻപുട്ട് 1 DDC, SCDC ഇന്റർഫേസിനുള്ള ക്ലോക്ക് ഇൻപുട്ട്.
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
rxphy_cdr_refclk1 ഇൻപുട്ട് 1 RX CDR റഫറൻസ് ക്ലോക്കിനുള്ള ക്ലോക്ക് ഇൻപുട്ട് 1. ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആണ്.
rx_vid_clk ഔട്ട്പുട്ട് 1 വീഡിയോ ക്ലോക്ക് ഔട്ട്പുട്ട്.
sys_init (സി.എസ്.ഇനിറ്റ്) ഔട്ട്പുട്ട് 1 പവർ-അപ്പ് ചെയ്യുമ്പോൾ സിസ്റ്റം പുനഃസജ്ജമാക്കുന്നതിനുള്ള സിസ്റ്റം സമാരംഭം.
RX ട്രാൻസ്‌സീവറും IOPLL സിഗ്നലുകളും
rxpll_tmds_locked ഔട്ട്പുട്ട് 1 TMDS ക്ലോക്ക് IOPLL ലോക്ക് ചെയ്‌തിരിക്കുന്നുവെന്ന് സൂചിപ്പിക്കുന്നു.
rxpll_frl_locked ഔട്ട്പുട്ട് 1 FRL ക്ലോക്ക് IOPLL ലോക്ക് ചെയ്തതായി സൂചിപ്പിക്കുന്നു.
rxphy_serial_data ഇൻപുട്ട് 4 RX നേറ്റീവ് PHY-ലേക്കുള്ള HDMI സീരിയൽ ഡാറ്റ.
rxphy_ready ഔട്ട്പുട്ട് 1 RX നേറ്റീവ് PHY തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.
rxphy_cal_busy_raw ഔട്ട്പുട്ട് 4 RX നേറ്റീവ് PHY കാലിബ്രേഷൻ ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്ക് തിരക്കിലാണ്.
rxphy_cal_busy_gated ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ ആർബിറ്ററിൽ നിന്ന് RX നേറ്റീവ് PHY ലേക്ക് കാലിബ്രേഷൻ തിരക്കുള്ള സിഗ്നൽ.
rxphy_rcfg_slave_write ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് RX നേറ്റീവ് PHY മുതൽ ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്ക്.
rxphy_rcfg_slave_read ഇൻപുട്ട് 4
rxphy_rcfg_slave_address ഇൻപുട്ട് 40
rxphy_rcfg_slave_writedadata ഇൻപുട്ട് 128
rxphy_rcfg_slave_readdata ഔട്ട്പുട്ട് 128
rxphy_rcfg_slave_waitrequest ഔട്ട്പുട്ട് 4
RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ്
rxphy_rcfg_busy ഔട്ട്പുട്ട് 1 RX റീകോൺഫിഗറേഷൻ തിരക്കേറിയ സിഗ്നൽ.
rx_tmds_freq ഔട്ട്പുട്ട് 24 HDMI RX TMDS ക്ലോക്ക് ഫ്രീക്വൻസി അളക്കൽ (10 ms ൽ).
rx_tmds_freq_valid ഔട്ട്പുട്ട് 1 RX TMDS ക്ലോക്ക് ഫ്രീക്വൻസി അളക്കൽ സാധുതയുള്ളതാണെന്ന് സൂചിപ്പിക്കുന്നു.
rxphy_os ഔട്ട്പുട്ട് 1 ഓവർampലിംഗ് ഫാക്ടർ:
•0: 1x ഓവർampലിംഗം
• 1: 5× ഓവറുകൾampലിംഗം
rxphy_rcfg_master_write ഔട്ട്പുട്ട് 1 ആർഎക്‌സ് റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ് ടു ട്രാൻസ്‌സിവർ ആർബിറ്റർ.
rxphy_rcfg_master_read ഔട്ട്പുട്ട് 1
rxphy_rcfg_master_address ഔട്ട്പുട്ട് 12
rxphy_rcfg_master_writedadata ഔട്ട്പുട്ട് 32
rxphy_rcfg_master_readdata ഇൻപുട്ട് 32
rxphy_rcfg_master_waitrequest ഇൻപുട്ട് 1
HDMI RX കോർ സിഗ്നലുകൾ
rx_vid_clk_locked ഇൻപുട്ട് 1 vid_clk സ്ഥിരതയുള്ളതാണെന്ന് സൂചിപ്പിക്കുന്നു.
rxcore_frl_rate ഔട്ട്പുട്ട് 4 RX കോർ പ്രവർത്തിക്കുന്ന FRL നിരക്ക് സൂചിപ്പിക്കുന്നു.
• 0: ലെഗസി മോഡ് (TMDS)
• 1: 3 Gbps 3 പാതകൾ
• 2: 6 Gbps 4 പാതകൾ
• 3: 6 Gbps 4 പാതകൾ
• 4: 8 Gbps 4 പാതകൾ
• 5: 10 Gbps 4 പാതകൾ
• 6: 12 Gbps 4 പാതകൾ
• 7-15: സംവരണം
rxcore_frl_locked ഔട്ട്പുട്ട് 4 ഓരോ ബിറ്റും FRL ലോക്ക് നേടിയ നിർദ്ദിഷ്ട പാതയെ സൂചിപ്പിക്കുന്നു. RX കോർ അലൈൻമെന്റ്, ഡെസ്‌ക്യൂ, ലെയ്ൻ ലോക്ക് എന്നിവ വിജയകരമായി നടത്തുമ്പോൾ FRL ലോക്ക് ചെയ്യപ്പെടും.
• 3-ലെയ്ൻ മോഡിനായി, ഓരോ 680 FRL പ്രതീക കാലയളവുകൾക്കും കുറഞ്ഞത് 3 തവണയെങ്കിലും RX കോർ സ്‌ക്രാംബ്ലർ റീസെറ്റ് (SR) അല്ലെങ്കിൽ Start-Super-Block (SSB) ലഭിക്കുമ്പോൾ ലെയ്ൻ ലോക്ക് കൈവരിക്കാനാകും.
• 4-ലെയ്ൻ മോഡിനായി, ഓരോ 510 FRL പ്രതീക കാലയളവുകൾക്കും കുറഞ്ഞത് 3 തവണയെങ്കിലും RX കോർ സ്‌ക്രാംബ്ലർ റീസെറ്റ് (SR) അല്ലെങ്കിൽ Start-Super-Block (SSB) ലഭിക്കുമ്പോൾ ലെയ്ൻ ലോക്ക് കൈവരിക്കാനാകും.
rxcore_frl_ffe_levels ഔട്ട്പുട്ട് 4 RX കോറിലെ SCDC 0x31 രജിസ്റ്റർ ബിറ്റിലെ [7:4] FFE_level ബിറ്റുമായി പൊരുത്തപ്പെടുന്നു.
rxcore_frl_flt_ready ഇൻപുട്ട് 1 ലിങ്ക് പരിശീലന പ്രക്രിയ ആരംഭിക്കുന്നതിന് RX തയ്യാറാണെന്ന് സൂചിപ്പിക്കാനുള്ള അവകാശവാദങ്ങൾ. ഉറപ്പിക്കുമ്പോൾ, SCDC രജിസ്‌റ്റർ 0x40 ബിറ്റ് 6-ലെ FLT_ready ബിറ്റും ഉറപ്പിക്കുന്നു.
rxcore_frl_src_test_config ഇൻപുട്ട് 8 ഉറവിട ടെസ്റ്റ് കോൺഫിഗറേഷനുകൾ വ്യക്തമാക്കുന്നു. എസ്‌സി‌ഡി‌സി രജിസ്‌റ്റർ 0x35 ലെ എസ്‌സി‌ഡി‌സി ടെസ്റ്റ് കോൺഫിഗറേഷൻ രജിസ്റ്ററിലേക്ക് മൂല്യം എഴുതിയിരിക്കുന്നു.
rxcore_tbcr ഔട്ട്പുട്ട് 1 TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം സൂചിപ്പിക്കുന്നു; SCDC രജിസ്റ്റർ 0x20 ബിറ്റ് 1 ലെ TMDS_Bit_Clock_Ratio രജിസ്റ്ററുമായി പൊരുത്തപ്പെടുന്നു.
• HDMI 2.0 മോഡിൽ പ്രവർത്തിക്കുമ്പോൾ, ഈ ബിറ്റ് ഉറപ്പിക്കപ്പെടുന്നു. 40:1 എന്ന ടിഎംഡിഎസ് ബിറ്റ് ക്ലോക്ക് അനുപാതം സൂചിപ്പിക്കുന്നു.
• HDMI 1.4b-ൽ പ്രവർത്തിക്കുമ്പോൾ, ഈ ബിറ്റ് ഉറപ്പിക്കില്ല. 10:1 എന്ന ടിഎംഡിഎസ് ബിറ്റ് ക്ലോക്ക് അനുപാതം സൂചിപ്പിക്കുന്നു.
• ഈ ബിറ്റ് FRL മോഡിൽ ഉപയോഗിക്കാത്തതാണ്.
rxcore_scrambler_enable ഔട്ട്പുട്ട് 1 ലഭിച്ച ഡാറ്റ സ്‌ക്രാംബിൾ ചെയ്തിട്ടുണ്ടോ എന്ന് സൂചിപ്പിക്കുന്നു; SCDC രജിസ്റ്റർ 0x20 ബിറ്റ് 0 ലെ Scrambling_Enable ഫീൽഡുമായി പൊരുത്തപ്പെടുന്നു.
rxcore_audio_de ഔട്ട്പുട്ട് 1 HDMI RX കോർ ഓഡിയോ ഇന്റർഫേസുകൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
rxcore_audio_data ഔട്ട്പുട്ട് 256
rxcore_audio_info_ai ഔട്ട്പുട്ട് 48
rxcore_audio_N ഔട്ട്പുട്ട് 20
rxcore_audio_CTS ഔട്ട്പുട്ട് 20
rxcore_audio_metadata ഔട്ട്പുട്ട് 165
rxcore_audio_format ഔട്ട്പുട്ട് 5
rxcore_aux_pkt_data ഔട്ട്പുട്ട് 72 HDMI RX കോർ ഓക്സിലറി ഇന്റർഫേസുകൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
rxcore_aux_pkt_addr ഔട്ട്പുട്ട് 6
rxcore_aux_pkt_wr ഔട്ട്പുട്ട് 1
rxcore_aux_data ഔട്ട്പുട്ട് 72
rxcore_aux_sop ഔട്ട്പുട്ട് 1
rxcore_aux_eop ഔട്ട്പുട്ട് 1
rxcore_aux_valid ഔട്ട്പുട്ട് 1
rxcore_aux_error ഔട്ട്പുട്ട് 1
rxcore_gcp ഔട്ട്പുട്ട് 6 HDMI RX കോർ സൈഡ്ബാൻഡ് സിഗ്നലുകൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
rxcore_info_avi ഔട്ട്പുട്ട് 123
rxcore_info_vsi ഔട്ട്പുട്ട് 61
rxcore_locked ഔട്ട്പുട്ട് 1 HDMI RX കോർ വീഡിയോ പോർട്ടുകൾ
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും പിക്സലുകൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
rxcore_vid_data ഔട്ട്പുട്ട് N*48
rxcore_vid_vsync ഔട്ട്പുട്ട് N
rxcore_vid_hsync ഔട്ട്പുട്ട് N
rxcore_vid_de ഔട്ട്പുട്ട് N
rxcore_vid_valid ഔട്ട്പുട്ട് 1
rxcore_vid_lock ഔട്ട്പുട്ട് 1
rxcore_mode ഔട്ട്പുട്ട് 1 HDMI RX കോർ നിയന്ത്രണവും സ്റ്റാറ്റസ് പോർട്ടുകളും.
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
rxcore_ctrl ഔട്ട്പുട്ട് N*6
rxcore_color_depth_sync ഔട്ട്പുട്ട് 2
hdmi_5v_detect ഇൻപുട്ട് 1 HDMI RX 5V കണ്ടുപിടിക്കുകയും ഹോട്ട്പ്ലഗ് കണ്ടെത്തുകയും ചെയ്യുന്നു. റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
hdmi_rx_hpd ഔട്ട്പുട്ട് 1
rx_hpd_trigger ഇൻപുട്ട് 1
I2സി സിഗ്നലുകൾ
hdmi_rx_i2c_sda ഇൻപുട്ട് 1 HDMI RX DDC, SCDC ഇന്റർഫേസ്.
hdmi_rx_i2c_scl ഇൻപുട്ട് 1
RX EDID റാം സിഗ്നലുകൾ
edid_ram_access ഇൻപുട്ട് 1 HDMI RX EDID റാം ആക്സസ് ഇന്റർഫേസ്.
എഡിറ്റ്_റാം_വിലാസം ഇൻപുട്ട് 8 EDID RAM-ൽ നിന്ന് എഴുതാനോ വായിക്കാനോ താൽപ്പര്യപ്പെടുമ്പോൾ edid_ram_access ഉറപ്പിക്കുക, അല്ലാത്തപക്ഷം ഈ സിഗ്നൽ കുറവായിരിക്കണം.
നിങ്ങൾ edid_ram_access ഉറപ്പിക്കുമ്പോൾ, ഹോട്ട്പ്ലഗ് സിഗ്നൽ EDID RAM-ലേക്ക് എഴുതുന്നതിനോ വായിക്കുന്നതിനോ അനുവദിക്കുന്നതിനെ ഇല്ലാതാക്കുന്നു. EDID റാം ആക്സസ് പൂർത്തിയാകുമ്പോൾ, നിങ്ങൾ edid_ram_assess ഡീസേർട്ട് ചെയ്യുകയും ഹോട്ട്പ്ലഗ് സിഗ്നൽ ഉറപ്പിക്കുകയും വേണം. ഹോട്ട്പ്ലഗ് സിഗ്നൽ ടോഗിൾ ചെയ്യുന്നതിനാൽ ഉറവിടം പുതിയ EDID വായിക്കും.
edid_ram_write ഇൻപുട്ട് 1
എഡിറ്റ്_റാം_വായിച്ചു ഇൻപുട്ട് 1
edid_ram_readdata ഔട്ട്പുട്ട് 8
edid_ram_writedadata ഇൻപുട്ട് 8
edid_ram_waitrequest ഔട്ട്പുട്ട് 1

പട്ടിക 18.HDMI TX ടോപ്പ്-ലെവൽ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
mgmt_clk ഇൻപുട്ട് 1 സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട് (100 MHz).
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിസ്റ്റം റീസെറ്റ് ഇൻപുട്ട്.
tx_tmds_clk ഇൻപുട്ട് 1 HDMI RX TMDS ക്ലോക്ക്.
txfpll_refclk1 ഇൻപുട്ട് 1 TX PLL റഫറൻസ് ക്ലോക്കിനുള്ള ക്ലോക്ക് ഇൻപുട്ട് 1. ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആണ്.
tx_vid_clk ഔട്ട്പുട്ട് 1 വീഡിയോ ക്ലോക്ക് ഔട്ട്പുട്ട്.
tx_frl_clk ഔട്ട്പുട്ട് 1 FRL ക്ലോക്ക് ഔട്ട്പുട്ട്.
sys_init (സി.എസ്.ഇനിറ്റ്) ഇൻപുട്ട് 1 പവർ-അപ്പ് ചെയ്യുമ്പോൾ സിസ്റ്റം പുനഃസജ്ജമാക്കുന്നതിനുള്ള സിസ്റ്റം സമാരംഭം.
tx_init_done ഇൻപുട്ട് 1 TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്കും ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസും പുനഃസജ്ജമാക്കുന്നതിനുള്ള TX ഇനീഷ്യലൈസേഷൻ.
TX ട്രാൻസ്‌സീവറും IOPLL സിഗ്നലുകളും
txpll_frl_locked ഔട്ട്പുട്ട് 1 ലിങ്ക് സ്പീഡ് ക്ലോക്ക് സൂചിപ്പിക്കുന്നു, FRL ക്ലോക്ക് IOPLL ലോക്ക് ചെയ്തിരിക്കുന്നു.
txfpll_locked ഔട്ട്പുട്ട് 1 TX PLL ലോക്ക് ചെയ്തതായി സൂചിപ്പിക്കുന്നു.
txphy_serial_data ഔട്ട്പുട്ട് 4 TX നേറ്റീവ് PHY-ൽ നിന്നുള്ള HDMI സീരിയൽ ഡാറ്റ.
txphy_ready ഔട്ട്പുട്ട് 1 TX നേറ്റീവ് PHY തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു.
txphy_cal_busy ഔട്ട്പുട്ട് 1 TX നേറ്റീവ് PHY കാലിബ്രേഷൻ തിരക്കേറിയ സിഗ്നൽ.
txphy_cal_busy_raw ഔട്ട്പുട്ട് 4 ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്കുള്ള കാലിബ്രേഷൻ തിരക്കുള്ള സിഗ്നൽ.
txphy_cal_busy_gated ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ ആർബിറ്ററിൽ നിന്ന് TX നേറ്റീവ് PHY ലേക്ക് കാലിബ്രേഷൻ തിരക്കുള്ള സിഗ്നൽ.
txphy_rcfg_busy ഔട്ട്പുട്ട് 1 TX PHY പുനർക്രമീകരണം പുരോഗമിക്കുകയാണെന്ന് സൂചിപ്പിക്കുന്നു.
txphy_rcfg_slave_write ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ TX നേറ്റീവ് PHY-ൽ നിന്ന് ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്കുള്ള അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ്.
txphy_rcfg_slave_read ഇൻപുട്ട് 4
txphy_rcfg_slave_address ഇൻപുട്ട് 40
txphy_rcfg_slave_writedadata ഇൻപുട്ട് 128
txphy_rcfg_slave_readdata ഔട്ട്പുട്ട് 128
txphy_rcfg_slave_waitrequest ഔട്ട്പുട്ട് 4
TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ്
tx_tmds_freq ഇൻപുട്ട് 24 HDMI TX TMDS ക്ലോക്ക് ഫ്രീക്വൻസി മൂല്യം (10 ms ൽ).
tx_os ഔട്ട്പുട്ട് 2 ഓവർampലിംഗ് ഫാക്ടർ:
• 0: 1x ഓവർampലിംഗം
•1: 2× ഓവറുകൾampലിംഗം
•2: 8x ഓവർampലിംഗം
txphy_rcfg_master_write ഔട്ട്പുട്ട് 1 TX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ് ടു ട്രാൻസ്‌സിവർ ആർബിറ്റർ.
txphy_rcfg_master_read ഔട്ട്പുട്ട് 1
txphy_rcfg_master_address ഔട്ട്പുട്ട് 12
txphy_rcfg_master_writedadata ഔട്ട്പുട്ട് 32
txphy_rcfg_master_readdata ഇൻപുട്ട് 32
txphy_rcfg_master_waitrequest ഇൻപുട്ട് 1
tx_reconfig_done ഔട്ട്പുട്ട് 1 TX പുനഃക്രമീകരിക്കൽ പ്രക്രിയ പൂർത്തിയായതായി സൂചിപ്പിക്കുന്നു.
HDMI TX കോർ സിഗ്നലുകൾ
tx_vid_clk_locked ഇൻപുട്ട് 1 vid_clk സ്ഥിരതയുള്ളതാണെന്ന് സൂചിപ്പിക്കുന്നു.
txcore_ctrl ഇൻപുട്ട് N*6 HDMI TX കോർ കൺട്രോൾ ഇന്റർഫേസുകൾ.
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും പിക്സലുകൾ
റഫർ ചെയ്യുക ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
txcore_mode ഇൻപുട്ട് 1
txcore_audio_de ഇൻപുട്ട് 1 HDMI TX കോർ ഓഡിയോ ഇന്റർഫേസുകൾ.
റഫർ ചെയ്യുക ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
txcore_audio_mute ഇൻപുട്ട് 1
txcore_audio_data ഇൻപുട്ട് 256
txcore_audio_info_ai ഇൻപുട്ട് 49
txcore_audio_N ഇൻപുട്ട് 20
txcore_audio_CTS ഇൻപുട്ട് 20
txcore_audio_metadata ഇൻപുട്ട് 166
txcore_audio_format ഇൻപുട്ട് 5
txcore_aux_ready ഔട്ട്പുട്ട് 1 HDMI TX കോർ ഓക്സിലറി ഇന്റർഫേസുകൾ.
റഫർ ചെയ്യുക ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
txcore_aux_data ഇൻപുട്ട് 72
txcore_aux_sop ഇൻപുട്ട് 1
txcore_aux_eop ഇൻപുട്ട് 1
txcore_aux_valid ഇൻപുട്ട് 1
txcore_gcp ഇൻപുട്ട് 6 HDMI TX കോർ സൈഡ്ബാൻഡ് സിഗ്നലുകൾ.
റഫർ ചെയ്യുക ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
txcore_info_avi ഇൻപുട്ട് 123
txcore_info_vsi ഇൻപുട്ട് 62
txcore_i2c_master_write ഇൻപുട്ട് 1 TX I2C മാസ്റ്റർ Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് TX കോറിനുള്ളിലെ I2C മാസ്റ്ററിലേക്ക്.
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ മാത്രമേ ഈ സിഗ്നലുകൾ ലഭ്യമാകൂ I2C ഉൾപ്പെടുത്തുക പരാമീറ്റർ.
txcore_i2c_master_read ഇൻപുട്ട് 1
txcore_i2c_master_address ഇൻപുട്ട് 4
txcore_i2c_master_writedadata ഇൻപുട്ട് 32
txcore_i2c_master_readdata ഔട്ട്പുട്ട് 32
txcore_vid_data ഇൻപുട്ട് N*48 HDMI TX കോർ വീഡിയോ പോർട്ടുകൾ.
കുറിപ്പ്: എൻ = ഓരോ ക്ലോക്കും പിക്സലുകൾ Ref
er to the ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
txcore_vid_vsync ഇൻപുട്ട് N
txcore_vid_hsync ഇൻപുട്ട് N
txcore_vid_de ഇൻപുട്ട് N
txcore_vid_ready ഔട്ട്പുട്ട് 1
txcore_vid_overflow ഔട്ട്പുട്ട് 1
txcore_vid_valid ഇൻപുട്ട് 1
txcore_frl_rate ഇൻപുട്ട് 4 SCDC രജിസ്റ്റർ ഇന്റർഫേസുകൾ.
txcore_frl_pattern ഇൻപുട്ട് 16
txcore_frl_start ഇൻപുട്ട് 1
txcore_scrambler_enable ഇൻപുട്ട് 1
txcore_tbcr ഇൻപുട്ട് 1
I2സി സിഗ്നലുകൾ
nios_tx_i2c_sda_in ഔട്ട്പുട്ട് 1 നിയോസ് II പ്രോസസറിൽ നിന്ന് ഔട്ട്‌പുട്ട് ബഫറിലേക്ക് എസ്‌സി‌ഡി‌സി, ഡി‌ഡി‌സി എന്നിവയ്‌ക്കായുള്ള TX I2C മാസ്റ്റർ ഇന്റർഫേസ്.
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുകയാണെങ്കിൽ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ സിഗ്നലുകൾ TX കോറിനുള്ളിൽ സ്ഥാപിക്കും, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.
nios_tx_i2c_scl_in ഔട്ട്പുട്ട് 1
nios_tx_i2c_sda_oe ഇൻപുട്ട് 1
nios_tx_i2c_scl_oe ഇൻപുട്ട് 1
nios_ti_i2c_sda_in ഔട്ട്പുട്ട് 1 Bitec HDMI 2 FMC മകൾ കാർഡിലെ TI റീഡ്രൈവർ നിയന്ത്രിക്കാൻ നിയോസ് II പ്രോസസറിൽ നിന്ന് ഔട്ട്‌പുട്ട് ബഫറിലേക്കുള്ള TX I2.1C മാസ്റ്റർ ഇന്റർഫേസ്.
nios_ti_i2c_scl_in ഔട്ട്പുട്ട് 1
nios_ti_i2c_sda_oe ഇൻപുട്ട് 1
nios_ti_i2c_scl_oe ഇൻപുട്ട് 1
hdmi_tx_i2c_sda ഇൻപുട്ട് 1 ഔട്ട്‌പുട്ട് ബഫറിൽ നിന്ന് HDMI TX കണക്റ്ററിലേക്കുള്ള SCDC, DDC ഇന്റർഫേസുകൾക്കുള്ള TX I2C ഇന്റർഫേസുകൾ.
hdmi_tx_i2c_scl ഇൻപുട്ട് 1
hdmi_tx_ti_i2c_sda ഇൻപുട്ട് 1 Bitec HDMI 2 FMC മകൾ കാർഡിലെ ഔട്ട്‌പുട്ട് ബഫറിൽ നിന്ന് TI റീഡ്രൈവറിലേക്കുള്ള TX I2.1C ഇന്റർഫേസുകൾ.
hdmi_tx_ti_i2c_scl ഇൻപുട്ട് 1
tx_hpd_req ഔട്ട്പുട്ട് 1 HDMI TX ഹോട്ട്പ്ലഗ് ഇന്റർഫേസുകൾ കണ്ടെത്തുന്നു.
hdmi_tx_hpd_n ഇൻപുട്ട് 1

പട്ടിക 19. ട്രാൻസ്സിവർ ആർബിറ്റർ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
clk ഇൻപുട്ട് 1 റീകോൺഫിഗറേഷൻ ക്ലോക്ക്. ഈ ക്ലോക്ക് റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്കുകളുമായി ഒരേ ക്ലോക്ക് പങ്കിടണം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിഗ്നൽ പുനഃസജ്ജമാക്കുക. ഈ പുനഃസജ്ജീകരണം, റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്കുകളുമായി അതേ റീസെറ്റ് പങ്കിടണം.
rx_rcfg_en ഇൻപുട്ട് 1 RX പുനർക്രമീകരണം സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കുന്നു.
tx_rcfg_en ഇൻപുട്ട് 1 TX പുനഃക്രമീകരണം സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കുന്നു.
rx_rcfg_ch ഇൻപുട്ട് 2 RX കോറിൽ ഏത് ചാനൽ പുനഃക്രമീകരിക്കണമെന്ന് സൂചിപ്പിക്കുന്നു. ഈ സിഗ്നൽ എപ്പോഴും ഉറപ്പിച്ചിരിക്കണം.
tx_rcfg_ch ഇൻപുട്ട് 2 TX കോറിൽ ഏത് ചാനൽ പുനഃക്രമീകരിക്കണമെന്ന് സൂചിപ്പിക്കുന്നു. ഈ സിഗ്നൽ എപ്പോഴും ഉറപ്പിച്ചിരിക്കണം.
rx_reconfig_mgmt_write ഇൻപുട്ട് 1 RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റിൽ നിന്നുള്ള അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ പുനഃക്രമീകരിക്കുക.
rx_reconfig_mgmt_read ഇൻപുട്ട് 1
rx_reconfig_mgmt_address ഇൻപുട്ട് 10
rx_reconfig_mgmt_writedata ഇൻപുട്ട് 32
rx_reconfig_mgmt_readdata ഔട്ട്പുട്ട് 32
rx_reconfig_mgmt_waitrequest ഔട്ട്പുട്ട് 1
tx_reconfig_mgmt_write ഇൻപുട്ട് 1 TX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റിൽ നിന്നുള്ള അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ പുനഃക്രമീകരിക്കുക.
tx_reconfig_mgmt_read ഇൻപുട്ട് 1
tx_reconfig_mgmt_address ഇൻപുട്ട് 10
tx_reconfig_mgmt_writedata ഇൻപുട്ട് 32
tx_reconfig_mgmt_readdata ഔട്ട്പുട്ട് 32
tx_reconfig_mgmt_waitrequest ഔട്ട്പുട്ട് 1
reconfig_write ഔട്ട്പുട്ട് 1 ട്രാൻസ്‌സിവറിലേക്ക് അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസുകൾ പുനഃക്രമീകരിക്കുക.
reconfig_read ഔട്ട്പുട്ട് 1
reconfig_address ഔട്ട്പുട്ട് 10
reconfig_writedata ഔട്ട്പുട്ട് 32
rx_reconfig_readdata ഇൻപുട്ട് 32
rx_reconfig_waitrequest ഇൻപുട്ട് 1
tx_reconfig_readdata ഇൻപുട്ട് 1
tx_reconfig_waitrequest ഇൻപുട്ട് 1
rx_cal_busy ഇൻപുട്ട് 1 RX ട്രാൻസ്‌സീവറിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ.
tx_cal_busy ഇൻപുട്ട് 1 TX ട്രാൻസ്‌സീവറിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ.
rx_reconfig_cal_busy ഔട്ട്പുട്ട് 1 RX ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് നിയന്ത്രണത്തിലേക്കുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ.
tx_reconfig_cal_busy ഔട്ട്പുട്ട് 1 TX ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ.

പട്ടിക 20. RX-TX ലിങ്ക് സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
vid_clk ഇൻപുട്ട് 1 HDMI വീഡിയോ ക്ലോക്ക്.
rx_vid_lock ഇൻപുട്ട് 3 HDMI RX വീഡിയോ ലോക്ക് നില സൂചിപ്പിക്കുന്നു.
rx_vid_valid ഇൻപുട്ട് 1 HDMI RX വീഡിയോ ഇന്റർഫേസുകൾ.
rx_vid_de ഇൻപുട്ട് N
rx_vid_hsync ഇൻപുട്ട് N
rx_vid_vsync ഇൻപുട്ട് N
rx_vid_data ഇൻപുട്ട് N*48
rx_aux_eop ഇൻപുട്ട് 1 HDMI RX ഓക്സിലറി ഇന്റർഫേസുകൾ.
rx_aux_sop ഇൻപുട്ട് 1
rx_aux_valid ഇൻപുട്ട് 1
rx_aux_data ഇൻപുട്ട് 72
tx_vid_de ഔട്ട്പുട്ട് N HDMI TX വീഡിയോ ഇന്റർഫേസുകൾ.
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും പിക്സലുകൾ
tx_vid_hsync ഔട്ട്പുട്ട് N
tx_vid_vsync ഔട്ട്പുട്ട് N
tx_vid_data ഔട്ട്പുട്ട് N*48
tx_vid_valid ഔട്ട്പുട്ട് 1
tx_vid_റെഡി ഇൻപുട്ട് 1
tx_aux_eop ഔട്ട്പുട്ട് 1 HDMI TX ഓക്സിലറി ഇന്റർഫേസുകൾ.
tx_aux_sop ഔട്ട്പുട്ട് 1
tx_aux_valid ഔട്ട്പുട്ട് 1
tx_aux_data ഔട്ട്പുട്ട് 72
tx_aux_ready ഇൻപുട്ട് 1

പട്ടിക 21. പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
cpu_clk_in_clk_clk ഇൻപുട്ട് 1 സിപിയു ക്ലോക്ക്.
cpu_rst_in_reset_reset ഇൻപുട്ട് 1 സിപിയു റീസെറ്റ്.
edid_ram_slave_translator_avalon_anti_slave_0_address ഔട്ട്പുട്ട് 8 EDID റാം ആക്സസ് ഇന്റർഫേസുകൾ.
edid_ram_slave_translator_avalon_anti_slave_0_write ഔട്ട്പുട്ട് 1
edid_ram_slave_translator_avalon_anti_slave_0_read ഔട്ട്പുട്ട് 1
edid_ram_slave_translator_avalon_anti_slave_0_readdata ഇൻപുട്ട് 8
edid_ram_slave_translator_avalon_anti_slave_0_writedadata ഔട്ട്പുട്ട് 8
edid_ram_slave_translator_avalon_anti_slave_0_waitrequest ഇൻപുട്ട് 1
hdmi_i2c_master_i2c_serial_sda_in ഇൻപുട്ട് 1 DDC, SCDC നിയന്ത്രണത്തിനായി നിയോസ് II പ്രോസസറിൽ നിന്ന് ഔട്ട്‌പുട്ട് ബഫറിലേക്ക് I2C മാസ്റ്റർ ഇന്റർഫേസുകൾ.
hdmi_i2c_master_i2c_serial_scl_in ഇൻപുട്ട് 1
hdmi_i2c_master_i2c_serial_sda_oe ഔട്ട്പുട്ട് 1
hdmi_i2c_master_i2c_serial_scl_oe ഔട്ട്പുട്ട് 1
redriver_i2c_master_i2c_serial_sda_in ഇൻപുട്ട് 1 TI റീഡ്രൈവർ ക്രമീകരണ കോൺഫിഗറേഷനായി നിയോസ് II പ്രോസസറിൽ നിന്ന് ഔട്ട്പുട്ട് ബഫറിലേക്കുള്ള I2C മാസ്റ്റർ ഇന്റർഫേസുകൾ.
redriver_i2c_master_i2c_serial_scl_in ഇൻപുട്ട് 1
redriver_i2c_master_i2c_serial_sda_oe ഔട്ട്പുട്ട് 1
redriver_i2c_master_i2c_serial_scl_oe ഔട്ട്പുട്ട് 1
pio_in0_external_connection_export ഇൻപുട്ട് 32 സമാന്തര ഇൻപുട്ട് ഔട്ട്പുട്ട് ഇന്റർഫേസുകൾ.
• ബിറ്റ് 0: EDID പാസ്‌ത്രൂ മോഡ് നിയന്ത്രിക്കാൻ user_dipsw സിഗ്നലിലേക്ക് കണക്‌റ്റ് ചെയ്‌തു.
•ബിറ്റ് 1: TX HPD അഭ്യർത്ഥന
•ബിറ്റ് 2: TX ട്രാൻസ്‌സിവർ തയ്യാറാണ്
•ബിറ്റുകൾ 3: TX റീകോൺഫിഗറേഷൻ പൂർത്തിയായി
•ബിറ്റുകൾ 4–7: റിസർവ് ചെയ്തത്
• ബിറ്റുകൾ 8–11: RX FRL നിരക്ക്
• ബിറ്റ് 12: RX TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം
• ബിറ്റുകൾ 13–16: RX FRL ലോക്ക് ചെയ്തു
• ബിറ്റുകൾ 17-20: RX FFE ലെവലുകൾ
• ബിറ്റ് 21: RX വിന്യാസം ലോക്ക് ചെയ്തു
സിഗ്നൽ ദിശ വീതി വിവരണം
•ബിറ്റ് 22: RX വീഡിയോ ലോക്ക്
• ബിറ്റ് 23: എക്‌സ്‌റ്റേണൽ സിങ്കിൽ നിന്ന് SCDC രജിസ്‌റ്ററുകൾ വായിക്കാൻ യൂസർ പുഷ് ബട്ടൺ 2
•ബിറ്റുകൾ 24–31: റിസർവ് ചെയ്തത്
pio_out0_external_connection_export ഔട്ട്പുട്ട് 32 സമാന്തര ഇൻപുട്ട് ഔട്ട്പുട്ട് ഇന്റർഫേസുകൾ.
•ബിറ്റ് 0: TX HPD അംഗീകാരം
•ബിറ്റ് 1: TX ഇനീഷ്യലൈസേഷൻ പൂർത്തിയായി
• ബിറ്റുകൾ 2–7: റിസർവ് ചെയ്തത്
• ബിറ്റുകൾ 8–11: TX FRL നിരക്ക്
•ബിറ്റുകൾ 12–27: TX FRL ലിങ്ക് പരിശീലന പാറ്റേൺ
• ബിറ്റ് 28: TX FRL ആരംഭം
• ബിറ്റുകൾ 29–31: റിസർവ് ചെയ്തത്
pio_out1_external_connection_export ഔട്ട്പുട്ട് 32 സമാന്തര ഇൻപുട്ട് ഔട്ട്പുട്ട് ഇന്റർഫേസുകൾ.
• ബിറ്റ് 0: RX EDID റാം ആക്സസ്
• ബിറ്റ് 1: RX FLT തയ്യാറാണ്
• ബിറ്റുകൾ 2–7: റിസർവ് ചെയ്തത്
• ബിറ്റുകൾ 8–15: RX FRL സോഴ്സ് ടെസ്റ്റ് കോൺഫിഗറേഷൻ
•ബിറ്റുകൾ 16–31: റിസർവ് ചെയ്തത്

2.1 1. RTL പാരാമീറ്ററുകൾ രൂപകൽപ്പന ചെയ്യുക
മുൻ ഡിസൈൻ ഇഷ്‌ടാനുസൃതമാക്കാൻ HDMI TX, RX ടോപ്പ് RTL പാരാമീറ്ററുകൾ ഉപയോഗിക്കുകample.
മിക്ക ഡിസൈൻ പാരാമീറ്ററുകളും ഇതിൽ ലഭ്യമാണ് ഡിസൈൻ എക്സിample HDMI ഇന്റൽ FPGA IP പാരാമീറ്റർ എഡിറ്ററിന്റെ ടാബ്. നിങ്ങൾക്ക് ഇപ്പോഴും ഡിസൈൻ മാറ്റാൻ കഴിയും മുൻampRTL പാരാമീറ്ററുകൾ വഴി നിങ്ങൾ പാരാമീറ്റർ എഡിറ്ററിൽ ഉണ്ടാക്കിയ ക്രമീകരണങ്ങൾ.
പട്ടിക 22. HDMI RX ടോപ്പ് പാരാമീറ്ററുകൾ

പരാമീറ്റർ

 മൂല്യം

വിവരണം
SUPPORT_DEEP_COLOR • 0: ആഴത്തിലുള്ള നിറമില്ല
•: ആഴത്തിലുള്ള നിറം		 കോറിന് ആഴത്തിലുള്ള വർണ്ണ ഫോർമാറ്റുകൾ എൻകോഡ് ചെയ്യാൻ കഴിയുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
SUPPORT_AUXILIARY • 0: AUX ഇല്ല
•1: ഓ.എക്സ്		 ഓക്സിലറി ചാനൽ എൻകോഡിംഗ് ഉൾപ്പെടുത്തിയിട്ടുണ്ടോ എന്ന് നിർണ്ണയിക്കുന്നു.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 ഉപകരണങ്ങൾക്കായി ഓരോ ക്ലോക്കിലും 10 ചിഹ്നങ്ങൾ പിന്തുണയ്ക്കുന്നു.
SUPPORT_AUDIO • 0: ഓഡിയോ ഇല്ല
• 1: ഓഡിയോ		 കോറിന് ഓഡിയോ എൻകോഡ് ചെയ്യാനാകുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
EDID_RAM_ADDR_WIDTH 8 (ഡിഫോൾട്ട് മൂല്യം) EDID RAM വലുപ്പത്തിന്റെ അടിസ്ഥാനം 2 ലോഗ് ചെയ്യുക.
BITEC_DAUGHTER_CARD_REV •0: Bitec HDMI മകൾ കാർഡുകളൊന്നും ടാർഗെറ്റുചെയ്യുന്നില്ല
•4: Bitec HDMI മകൾ കാർഡ് റിവിഷൻ 4 പിന്തുണയ്ക്കുന്നു
•6: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ ടാർഗെറ്റുചെയ്യൽ 6
• 11: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ 11 ലക്ഷ്യമിടുന്നു (ഡിഫോൾട്ട്)		 ഉപയോഗിച്ച Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം വ്യക്തമാക്കുന്നു. നിങ്ങൾ പുനരവലോകനം മാറ്റുമ്പോൾ, ഡിസൈൻ ട്രാൻസ്‌സിവർ ചാനലുകൾ സ്വാപ്പ് ചെയ്യുകയും ബിടെക് എച്ച്‌ഡിഎംഐ മകൾ കാർഡ് ആവശ്യകതകൾക്കനുസരിച്ച് പോളാരിറ്റി വിപരീതമാക്കുകയും ചെയ്തേക്കാം. നിങ്ങൾ BITEC_DAUGHTER_CARD_REV പാരാമീറ്റർ 0 ആയി സജ്ജീകരിക്കുകയാണെങ്കിൽ, ട്രാൻസ്‌സിവർ ചാനലുകളിലും പോളാരിറ്റിയിലും ഡിസൈൻ മാറ്റങ്ങളൊന്നും വരുത്തില്ല.
POLARITY_INVERSION • 0: വിപരീത ധ്രുവീകരണം
• 1: ധ്രുവീയത വിപരീതമാക്കരുത്		 ഇൻപുട്ട് ഡാറ്റയുടെ ഓരോ ബിറ്റിന്റെയും മൂല്യം വിപരീതമാക്കാൻ ഈ പരാമീറ്റർ 1 ആയി സജ്ജമാക്കുക. ഈ പരാമീറ്റർ 1 ആയി സജ്ജീകരിക്കുന്നത് RX ട്രാൻസ്‌സീവറിന്റെ rx_polinv പോർട്ടിലേക്ക് 4'b1111 നൽകുന്നു.

പട്ടിക 23. HDMI TX ടോപ്പ് പാരാമീറ്ററുകൾ

പരാമീറ്റർ

 മൂല്യം

വിവരണം
USE_FPLL 1 Intel Arria 10 ഉപകരണങ്ങൾക്കായി മാത്രം fPLL-നെ TX PLL ആയി പിന്തുണയ്ക്കുന്നു. ഈ പരാമീറ്റർ എപ്പോഴും 1 ആയി സജ്ജമാക്കുക.
SUPPORT_DEEP_COLOR •0: ആഴത്തിലുള്ള നിറമില്ല

• 1: ആഴത്തിലുള്ള നിറം

 കോറിന് ആഴത്തിലുള്ള വർണ്ണ ഫോർമാറ്റുകൾ എൻകോഡ് ചെയ്യാൻ കഴിയുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
SUPPORT_AUXILIARY • 0: AUX ഇല്ല
• 1: AUX		 ഓക്സിലറി ചാനൽ എൻകോഡിംഗ് ഉൾപ്പെടുത്തിയിട്ടുണ്ടോ എന്ന് നിർണ്ണയിക്കുന്നു.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 ഉപകരണങ്ങൾക്കായി ഓരോ ക്ലോക്കിലും 10 ചിഹ്നങ്ങൾ പിന്തുണയ്ക്കുന്നു.
SUPPORT_AUDIO • 0: ഓഡിയോ ഇല്ല
• 1: ഓഡിയോ		 കോറിന് ഓഡിയോ എൻകോഡ് ചെയ്യാനാകുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI മകൾ കാർഡുകളൊന്നും ടാർഗെറ്റുചെയ്യുന്നില്ല
• 4: Bitec HDMI മകൾ കാർഡ് റിവിഷൻ 4 പിന്തുണയ്ക്കുന്നു
• 6: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ ടാർഗെറ്റുചെയ്യൽ 6
• 11: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ 11 ലക്ഷ്യമിടുന്നു (ഡിഫോൾട്ട്)		 ഉപയോഗിച്ച Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം വ്യക്തമാക്കുന്നു. നിങ്ങൾ പുനരവലോകനം മാറ്റുമ്പോൾ, ഡിസൈൻ ട്രാൻസ്‌സിവർ ചാനലുകൾ സ്വാപ്പ് ചെയ്യുകയും ബിടെക് എച്ച്‌ഡിഎംഐ മകൾ കാർഡ് ആവശ്യകതകൾക്കനുസരിച്ച് പോളാരിറ്റി വിപരീതമാക്കുകയും ചെയ്തേക്കാം. നിങ്ങൾ BITEC_DAUGHTER_CARD_REV പാരാമീറ്റർ 0 ആയി സജ്ജീകരിക്കുകയാണെങ്കിൽ, ട്രാൻസ്‌സിവർ ചാനലുകളിലും പോളാരിറ്റിയിലും ഡിസൈൻ മാറ്റങ്ങളൊന്നും വരുത്തില്ല.
POLARITY_INVERSION • 0: വിപരീത ധ്രുവീകരണം
• 1: ധ്രുവീയത വിപരീതമാക്കരുത്		 ഇൻപുട്ട് ഡാറ്റയുടെ ഓരോ ബിറ്റിന്റെയും മൂല്യം വിപരീതമാക്കാൻ ഈ പരാമീറ്റർ 1 ആയി സജ്ജമാക്കുക. ഈ പരാമീറ്റർ 1 ആയി സജ്ജീകരിക്കുന്നത് TX ട്രാൻസ്‌സീവറിന്റെ tx_polinv പോർട്ടിലേക്ക് 4'b1111 നൽകുന്നു.

2.12 ഹാർഡ്‌വെയർ സജ്ജീകരണം
HDMI FRL- പ്രാപ്തമാക്കിയ ഡിസൈൻ മുൻample എച്ച്‌ഡിഎംഐ 2.1 കഴിവുള്ളതും ഒരു സാധാരണ എച്ച്‌ഡിഎംഐ വീഡിയോ സ്‌ട്രീമിനായി ഒരു ലൂപ്‌ത്രൂ ഡെമോൺസ്‌ട്രേഷൻ നടത്തുന്നു.
ഹാർഡ്‌വെയർ ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുന്നതിന്, HDMI ഇന്റർഫേസുള്ള ഗ്രാഫിക്‌സ് കാർഡ് പോലുള്ള HDMI-പ്രാപ്‌തമാക്കിയ ഉപകരണം HDMI സിങ്ക് ഇൻപുട്ടിലേക്ക് കണക്റ്റുചെയ്യുക. ഡിസൈൻ HDMI 2.1 അല്ലെങ്കിൽ HDMI 2.0/1.4b ഉറവിടവും സിങ്കും പിന്തുണയ്ക്കുന്നു.

  1. HDMI സിങ്ക് പോർട്ടിനെ ഒരു സാധാരണ വീഡിയോ സ്ട്രീമിലേക്ക് ഡീകോഡ് ചെയ്യുകയും ക്ലോക്ക് റിക്കവറി കോറിലേക്ക് അയയ്ക്കുകയും ചെയ്യുന്നു.
  2. HDMI RX കോർ, DCFIFO വഴി HDMI TX കോറിന് സമാന്തരമായി തിരികെ ലൂപ്പ് ചെയ്യേണ്ട വീഡിയോ, ഓക്സിലറി, ഓഡിയോ ഡാറ്റ ഡീകോഡ് ചെയ്യുന്നു.
  3. എഫ്എംസി മകൾ കാർഡിന്റെ HDMI ഉറവിട പോർട്ട് ചിത്രം ഒരു മോണിറ്ററിലേക്ക് കൈമാറുന്നു.

കുറിപ്പ്:
നിങ്ങൾക്ക് മറ്റൊരു Intel FPGA ഡെവലപ്‌മെന്റ് ബോർഡ് ഉപയോഗിക്കണമെങ്കിൽ, നിങ്ങൾ ഉപകരണ അസൈൻമെന്റുകളും പിൻ അസൈൻമെന്റുകളും മാറ്റണം. Intel Arria 10 FPGA ഡെവലപ്‌മെന്റ് കിറ്റിനും Bitec HDMI 2.1 മകൾ കാർഡിനുമായി ട്രാൻസ്‌സിവർ അനലോഗ് ക്രമീകരണം പരീക്ഷിച്ചു. നിങ്ങളുടെ സ്വന്തം ബോർഡിനായുള്ള ക്രമീകരണങ്ങൾ നിങ്ങൾക്ക് പരിഷ്കരിക്കാം.
പട്ടിക 24. ഓൺ-ബോർഡ് പുഷ് ബട്ടണും യൂസർ എൽഇഡി ഫംഗ്ഷനുകളും

പുഷ് ബട്ടൺ/എൽഇഡി

ഫംഗ്ഷൻ
cpu_resetn സിസ്റ്റം റീസെറ്റ് ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_dipsw പാസ്‌ത്രൂ മോഡ് ടോഗിൾ ചെയ്യുന്നതിന് ഉപയോക്തൃ-നിർവചിച്ച DIP സ്വിച്ച്.
•ഓഫ് (സ്ഥിര സ്ഥാനം) = പാസ്ത്രൂ
FPGA-യിലെ HDMI RX, ബാഹ്യ സിങ്കിൽ നിന്ന് EDID നേടുകയും അത് ബന്ധിപ്പിച്ചിട്ടുള്ള ബാഹ്യ ഉറവിടത്തിലേക്ക് അവതരിപ്പിക്കുകയും ചെയ്യുന്നു.
• ഓൺ = നിയോസ് II ടെർമിനലിൽ നിന്ന് നിങ്ങൾക്ക് RX പരമാവധി FRL നിരക്ക് നിയന്ത്രിക്കാം. പരമാവധി FRL നിരക്ക് മൂല്യം കൈകാര്യം ചെയ്തുകൊണ്ട് കമാൻഡ് RX EDID പരിഷ്ക്കരിക്കുന്നു.
വ്യത്യസ്ത FRL നിരക്കുകൾ ക്രമീകരിക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 33-ലെ വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ റൺ ചെയ്യുക.
user_pb[0] സാധാരണ HDMI ഉറവിടത്തിലേക്ക് HPD സിഗ്നൽ ടോഗിൾ ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[1] സംവരണം ചെയ്തു.
user_pb[2] Bitec HDMI 2.1 FMC മകൾ കാർഡിന്റെ TX-ലേക്ക് ബന്ധിപ്പിച്ചിരിക്കുന്ന സിങ്കിൽ നിന്ന് SCDC രജിസ്റ്ററുകൾ വായിക്കാൻ ഒരിക്കൽ അമർത്തുക.
കുറിപ്പ്: വായന പ്രവർത്തനക്ഷമമാക്കാൻ, നിങ്ങൾ സോഫ്‌റ്റ്‌വെയറിൽ DEBUG_MODE 1 ആയി സജ്ജീകരിക്കണം.
USER_LED[0] RX TMDS ക്ലോക്ക് PLL ലോക്ക് നില.
•0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
USER_LED[1] RX ട്രാൻസ്‌സിവർ തയ്യാറായ നില.
•0 = തയ്യാറല്ല
• 1 = തയ്യാറാണ്
USER_LED[2] RX ലിങ്ക് സ്പീഡ് ക്ലോക്ക് PLL, കൂടാതെ RX വീഡിയോ, FRL ക്ലോക്ക് PLL ലോക്ക് സ്റ്റാറ്റസ്.
• 0 = ഒന്നുകിൽ RX ക്ലോക്ക് PLL അൺലോക്ക് ചെയ്‌തിരിക്കുന്നു
• 1 = രണ്ട് RX ക്ലോക്ക് PLL-കളും ലോക്ക് ചെയ്‌തിരിക്കുന്നു
USER_LED[3] RX HDMI കോർ അലൈൻമെന്റും ഡെസ്‌ക്യൂ ലോക്ക് സ്റ്റാറ്റസും.
• 0 = കുറഞ്ഞത് 1 ചാനലെങ്കിലും അൺലോക്ക് ചെയ്‌തു
• 1 = എല്ലാ ചാനലുകളും ലോക്ക് ചെയ്തിരിക്കുന്നു
USER_LED[4] RX HDMI വീഡിയോ ലോക്ക് നില.
• 0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
USER_LED[5] TX ലിങ്ക് സ്പീഡ് ക്ലോക്ക് PLL, കൂടാതെ TX വീഡിയോയും FRL ക്ലോക്ക് PLL ലോക്ക് നിലയും.
•0 = ഒന്നുകിൽ TX ക്ലോക്ക് PLL അൺലോക്ക് ചെയ്‌തിരിക്കുന്നു
• 1 = രണ്ട് TX ക്ലോക്ക് PLL-കളും ലോക്ക് ചെയ്‌തിരിക്കുന്നു
USER_LED[6] USER_LED[7] TX ട്രാൻസ്‌സിവർ തയ്യാറായ നില.
• 0 = തയ്യാറല്ല
• 1 = തയ്യാറാണ്
TX ലിങ്ക് പരിശീലന നില.
• 0 = പരാജയപ്പെട്ടു
• 1 = പാസ്സായി

2.13 സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്
സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് HDMI TX സീരിയൽ ലൂപ്പ്ബാക്ക് RX കോറിലേക്ക് അനുകരിക്കുന്നു.
കുറിപ്പ്:
Include I2C പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കിയിട്ടുള്ള ഡിസൈനുകളെ ഈ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് പിന്തുണയ്ക്കുന്നില്ല.
ചിത്രം 19. HDMI ഇന്റൽ FPGA IP സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് ബ്ലോക്ക് ഡയഗ്രംintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 2പട്ടിക 25. ടെസ്റ്റ്ബെഞ്ച് ഘടകങ്ങൾ

ഘടകം

വിവരണം
വീഡിയോ TPG വീഡിയോ ടെസ്റ്റ് പാറ്റേൺ ജനറേറ്റർ (TPG) വീഡിയോ ഉത്തേജനം നൽകുന്നു.
ഓഡിയോ എസ്ampലെ ജനറൽ ഓഡിയോ എസ്ample ജനറേറ്റർ ഓഡിയോ s നൽകുന്നുampലെ ഉത്തേജനം. ഓഡിയോ ചാനലിലൂടെ കൈമാറ്റം ചെയ്യുന്നതിനായി ജനറേറ്റർ ഒരു ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ സൃഷ്ടിക്കുന്നു.
ഓക്സ് എസ്ampലെ ജനറൽ ഓക്സ് എസ്ample ജനറേറ്റർ ഓക്സിലറി എസ് നൽകുന്നുampലെ ഉത്തേജനം. ട്രാൻസ്മിറ്ററിൽ നിന്ന് ട്രാൻസ്മിറ്റ് ചെയ്യേണ്ട ഒരു നിശ്ചിത ഡാറ്റ ജനറേറ്റർ സൃഷ്ടിക്കുന്നു.
CRC പരിശോധന TX ട്രാൻസ്‌സിവർ വീണ്ടെടുത്ത ക്ലോക്ക് ഫ്രീക്വൻസി ആവശ്യമുള്ള ഡാറ്റ നിരക്കുമായി പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് ഈ ചെക്കർ പരിശോധിക്കുന്നു.
ഓഡിയോ ഡാറ്റ പരിശോധന ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ ശരിയായി ലഭിക്കുകയും ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് ഓഡിയോ ഡാറ്റ പരിശോധന താരതമ്യം ചെയ്യുന്നു.
ഓക്സ് ഡാറ്റ പരിശോധന aux ഡാറ്റ പരിശോധന, പ്രതീക്ഷിക്കുന്ന ഓക്സ് ഡാറ്റ സ്വീകരിക്കുകയും റിസീവർ ഭാഗത്ത് ശരിയായി ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് താരതമ്യം ചെയ്യുന്നു.

HDMI സിമുലേഷൻ ടെസ്റ്റ് ബെഞ്ച് ഇനിപ്പറയുന്ന പരിശോധനാ പരിശോധനകൾ നടത്തുന്നു:

HDMI ഫീച്ചർ

സ്ഥിരീകരണം
വീഡിയോ ഡാറ്റ • ഇൻപുട്ട്, ഔട്ട്പുട്ട് വീഡിയോയിൽ CRC പരിശോധന ടെസ്റ്റ്ബെഞ്ച് നടപ്പിലാക്കുന്നു.
• സ്വീകരിച്ച വീഡിയോ ഡാറ്റയിൽ കണക്കാക്കിയ CRC-യ്‌ക്കെതിരായി ട്രാൻസ്മിറ്റ് ചെയ്ത ഡാറ്റയുടെ CRC മൂല്യം ഇത് പരിശോധിക്കുന്നു.
• റിസീവറിൽ നിന്ന് 4 സ്ഥിരതയുള്ള V-SYNC സിഗ്നലുകൾ കണ്ടെത്തിയതിന് ശേഷം ടെസ്റ്റ്ബെഞ്ച് പരിശോധന നടത്തുന്നു.
സഹായ ഡാറ്റ • ഓക്സ് എസ്ample ജനറേറ്റർ ട്രാൻസ്മിറ്ററിൽ നിന്ന് കൈമാറ്റം ചെയ്യുന്നതിനായി ഒരു നിശ്ചിത ഡാറ്റ സൃഷ്ടിക്കുന്നു.
• റിസീവർ ഭാഗത്ത്, ജനറേറ്റർ പ്രതീക്ഷിച്ച സഹായ ഡാറ്റ ലഭിക്കുകയും ശരിയായി ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് താരതമ്യം ചെയ്യുന്നു.
ഓഡിയോ ഡാറ്റ • ഓഡിയോ എസ്ample ജനറേറ്റർ ഓഡിയോ ചാനലിലൂടെ കൈമാറ്റം ചെയ്യപ്പെടുന്ന ഒരു ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ സൃഷ്ടിക്കുന്നു.
• റിസീവർ ഭാഗത്ത്, ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ ശരിയായി ലഭിക്കുകയും ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് ഓഡിയോ ഡാറ്റ ചെക്കർ പരിശോധിച്ച് താരതമ്യം ചെയ്യുന്നു.

വിജയകരമായ ഒരു സിമുലേഷൻ ഇനിപ്പറയുന്ന സന്ദേശത്തോടെ അവസാനിക്കുന്നു:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# ബിപിപി = 0
# AUDIO_FREQUENCY (kHz) = 48
# ഓഡിയോ_ചാനൽ = 8
# സിമുലേഷൻ പാസ്
പട്ടിക 26. HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ പിന്തുണയുള്ള സിമുലേറ്ററുകൾ

സിമുലേറ്റർ

 വെരിലോഗ് HDL

വി.എച്ച്.ഡി.എൽ
മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ്/ മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ സ്റ്റാർട്ടർ പതിപ്പ് അതെ അതെ
VCS/VCS MX അതെ അതെ
റിവിയേര-പിആർഒ അതെ അതെ
Xcelium പാരലൽ അതെ ഇല്ല

2.14. ഡിസൈൻ പരിമിതികൾ
എച്ച്‌ഡിഎംഐ 2.1 ഡിസൈൻ എക്‌സ് ഇൻസ്‌റ്റൻഷ്യേറ്റ് ചെയ്യുമ്പോൾ നിങ്ങൾ ചില പരിമിതികൾ പരിഗണിക്കേണ്ടതുണ്ട്ample.

  • നോൺ-പാസ്ത്രൂ മോഡിൽ ആയിരിക്കുമ്പോൾ TX-ന് TMDS മോഡിൽ പ്രവർത്തിക്കാൻ കഴിയില്ല. TMDS മോഡിൽ പരീക്ഷിക്കാൻ, user_dipsw സ്വിച്ച് പാസ്‌ത്രൂ മോഡിലേക്ക് ടോഗിൾ ചെയ്യുക.
  • നിയോസ് II പ്രോസസർ മറ്റ് പ്രക്രിയകളിൽ നിന്ന് യാതൊരു തടസ്സവുമില്ലാതെ TX ലിങ്ക് പരിശീലനം പൂർത്തിയാക്കണം.

2.15 ഡീബഗ്ഗിംഗ് സവിശേഷതകൾ
ഈ ഡിസൈൻ മുൻampനിങ്ങളെ സഹായിക്കുന്നതിന് le ചില ഡീബഗ്ഗിംഗ് സവിശേഷതകൾ നൽകുന്നു.
2.15.1. സോഫ്റ്റ്‌വെയർ ഡീബഗ്ഗിംഗ് സന്ദേശം
നിങ്ങൾക്ക് റൺ-ടൈം സഹായം നൽകുന്നതിന് സോഫ്‌റ്റ്‌വെയറിലെ ഡീബഗ്ഗിംഗ് സന്ദേശം ഓണാക്കാനാകും.
സോഫ്‌റ്റ്‌വെയറിലെ ഡീബഗ്ഗിംഗ് സന്ദേശം ഓണാക്കാൻ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. ഗ്ലോബൽ.എച്ച് സ്ക്രിപ്റ്റിൽ DEBUG_MODE 1 ആയി മാറ്റുക.
  2. Nios II കമാൻഡ് ഷെല്ലിൽ script/build_sw.sh പ്രവർത്തിപ്പിക്കുക.
  3. ജനറേറ്റുചെയ്‌ത സോഫ്‌റ്റ്‌വെയർ/tx_control/tx_control.elf റീപ്രോഗ്രാം ചെയ്യുക file നിയോസ് II കമാൻഡ് ഷെല്ലിൽ കമാൻഡ് പ്രവർത്തിപ്പിക്കുന്നതിലൂടെ:
    nios2-download -r -g software/tx_control/tx_control.elf
  4. നിയോസ് II കമാൻഡ് ഷെല്ലിൽ നിയോസ് II ടെർമിനൽ കമാൻഡ് പ്രവർത്തിപ്പിക്കുക:
    nios2-ടെർമിനൽ

നിങ്ങൾ ഡീബഗ്ഗിംഗ് സന്ദേശം ഓണാക്കുമ്പോൾ, ഇനിപ്പറയുന്ന വിവരങ്ങൾ പ്രിന്റ് ഔട്ട് ചെയ്യുന്നു:

  • TX, RX എന്നിവയിലെ TI റീഡ്രൈവർ ക്രമീകരണങ്ങൾ ELF പ്രോഗ്രാമിംഗിന് ശേഷം ഒരിക്കൽ വായിക്കുകയും പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു file.
  • RX EDID കോൺഫിഗറേഷനും ഹോട്ട്പ്ലഗ് പ്രോസസ്സിനുമുള്ള സ്റ്റാറ്റസ് സന്ദേശം
  • TX-ലേക്ക് കണക്‌റ്റ് ചെയ്‌തിരിക്കുന്ന സിങ്കിലെ EDID-ൽ നിന്ന് എക്‌സ്‌ട്രാക്‌റ്റുചെയ്‌ത FRL പിന്തുണാ വിവരങ്ങളോടുകൂടിയോ അല്ലാതെയോ റെസല്യൂഷൻ. ഓരോ TX ഹോട്ട്പ്ലഗിനും ഈ വിവരങ്ങൾ പ്രദർശിപ്പിക്കും.
  • TX ലിങ്ക് പരിശീലന സമയത്ത് TX ലിങ്ക് പരിശീലന പ്രക്രിയയ്ക്കുള്ള സ്റ്റാറ്റസ് സന്ദേശം.

2.15.2. സിങ്കിൽ നിന്നുള്ള SCDC വിവരങ്ങൾ TX-ലേക്ക് ബന്ധിപ്പിച്ചിരിക്കുന്നു
SCDC വിവരങ്ങൾ ലഭിക്കാൻ നിങ്ങൾക്ക് ഈ ഫീച്ചർ ഉപയോഗിക്കാം.

  1. Nios II കമാൻഡ് ഷെല്ലിൽ Nios II ടെർമിനൽ കമാൻഡ് പ്രവർത്തിപ്പിക്കുക: nios2-terminal
  2. Intel Arria 2 FPGA ഡവലപ്മെന്റ് കിറ്റിൽ user_pb[10] അമർത്തുക.

നിയോസ് II ടെർമിനലിൽ TX-ലേക്ക് കണക്‌റ്റ് ചെയ്‌തിരിക്കുന്ന സിങ്കിലെ SCDC വിവരങ്ങൾ സോഫ്റ്റ്‌വെയർ വായിക്കുകയും പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു.
2.15.3. ക്ലോക്ക് ഫ്രീക്വൻസി അളക്കൽ
വ്യത്യസ്ത ക്ലോക്കുകളുടെ ആവൃത്തി പരിശോധിക്കാൻ ഈ സവിശേഷത ഉപയോഗിക്കുക.

  1. hdmi_rx_top, hdmi_tx_top എന്നിവയിൽ files, uncomment “//`define DEBUG_EN 1”.
  2. ഓരോ ക്ലോക്കിന്റെയും ക്ലോക്ക് ഫ്രീക്വൻസി (10 എംഎസ് ദൈർഘ്യത്തിൽ) ലഭിക്കുന്നതിന്, ഓരോ mr_rate_detect സംഭവത്തിൽ നിന്നും refclock_measure സിഗ്നൽ സിഗ്നൽ ടാപ്പ് ലോജിക് അനലൈസറിലേക്ക് ചേർക്കുക.
  3. സിഗ്നൽ ടാപ്പ് ലോജിക് അനലൈസർ ഉപയോഗിച്ച് ഡിസൈൻ കംപൈൽ ചെയ്യുക.
  4. SOF പ്രോഗ്രാം ചെയ്യുക file കൂടാതെ സിഗ്നൽ ടാപ്പ് ലോജിക് അനലൈസർ പ്രവർത്തിപ്പിക്കുക.

പട്ടിക 27. ക്ലോക്കുകൾ

മൊഡ്യൂൾ mr_rate_detect Instance

അളക്കേണ്ട ക്ലോക്ക്
hdmi_rx_top rx_pll_tmds RX CDR റഫറൻസ് ക്ലോക്ക് 0
rx_clk0_freq ചാനൽ 0-ൽ നിന്ന് RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട്
rx_vid_clk_freq RX വീഡിയോ ക്ലോക്ക്
rx_frl_clk_freq RX FRL ക്ലോക്ക്
rx_hsync_freq ലഭിച്ച വീഡിയോ ഫ്രെയിമിന്റെ Hsync ഫ്രീക്വൻസി
hdmi_tx_top tx_clk0_freq ചാനൽ 0-ൽ നിന്ന് TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട്
vid_clk_freq TX വീഡിയോ ക്ലോക്ക്
frl_clk_freq TX FRL ക്ലോക്ക്
tx_hsync_freq ട്രാൻസ്മിറ്റ് ചെയ്യേണ്ട വീഡിയോ ഫ്രെയിമിന്റെ Hsync ഫ്രീക്വൻസി

2.16 നിങ്ങളുടെ ഡിസൈൻ നവീകരിക്കുന്നു
പട്ടിക 28. HDMI ഡിസൈൻ എക്സ്ampമുൻ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പുമായുള്ള അനുയോജ്യത

ഡിസൈൻ എക്സിampലെ വേരിയന്റ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പിലേക്ക് അപ്‌ഗ്രേഡ് ചെയ്യാനുള്ള കഴിവ് 20.3
HDMI 2.1 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 1) ഇല്ല

അനുയോജ്യമല്ലാത്ത ഏതെങ്കിലും രൂപകൽപ്പനയ്ക്ക് മുൻampഇല്ല, നിങ്ങൾ ഇനിപ്പറയുന്നവ ചെയ്യേണ്ടതുണ്ട്:

  1. ഒരു പുതിയ ഡിസൈൻ സൃഷ്ടിക്കുക മുൻampനിലവിലെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പിൽ നിങ്ങളുടെ നിലവിലുള്ള ഡിസൈനിന്റെ അതേ കോൺഫിഗറേഷനുകൾ ഉപയോഗിക്കുന്നു.
  2. മുഴുവൻ ഡിസൈനും താരതമ്യം ചെയ്യുകample ഡയറക്ടറി ഡിസൈൻ എക്സിampമുമ്പത്തെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് ഉപയോഗിച്ച് സൃഷ്‌ടിച്ചതാണ്. കണ്ടെത്തിയ മാറ്റങ്ങൾ പോർട്ട് ചെയ്യുക.

HDMI 2.0 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 0)

HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻampമൂന്ന് RX ചാനലുകളും നാല് TX ചാനലുകളും അടങ്ങുന്ന ഒരു HDMI ഉദാഹരണം സമാന്തര ലൂപ്പ്ബാക്ക് le പ്രദർശിപ്പിക്കുന്നു.
പട്ടിക 29. HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampIntel Arria 10 ഉപകരണങ്ങൾക്കായി le

ഡിസൈൻ എക്സിample ഡാറ്റ നിരക്ക് ചാനൽ മോഡ് ലൂപ്പ്ബാക്ക് തരം
Arria 10 HDMI RX-TX റീട്രാൻസ്മിറ്റ് < 6,000 Mbps സിംപ്ലക്സ് FIFO ബഫറുമായി സമാന്തരമായി

ഫീച്ചറുകൾ

  • HDMI സിങ്കിനും ഉറവിടത്തിനും ഇടയിൽ നേരിട്ടുള്ള HDMI വീഡിയോ സ്ട്രീം പാസ്‌ത്രൂ നടത്താൻ FIFO ബഫറുകളെ ഡിസൈൻ പ്രേരിപ്പിക്കുന്നു.
  • ആദ്യകാല ഡീബഗ്ഗിംഗിനായി ഡിസൈൻ LED സ്റ്റാറ്റസ് ഉപയോഗിക്കുന്നുtage.
  • ആർഎക്‌സ്, ടിഎക്‌സ് ഓപ്‌ഷനുകളോടെയാണ് ഡിസൈൻ വരുന്നത്.
  • RX-TX ലിങ്ക് മൊഡ്യൂളിൽ ഡൈനാമിക് റേഞ്ച് ആൻഡ് മാസ്റ്ററിംഗ് (HDR) ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും ഡിസൈൻ കാണിക്കുന്നു.
  • ഒരു TX ഹോട്ട്-പ്ലഗ് ഇവന്റ് ട്രിഗർ ചെയ്യുമ്പോൾ ബാഹ്യ HDMI സിങ്കിൽ നിന്ന് ഒരു ബാഹ്യ HDMI ഉറവിടത്തിലേക്കുള്ള EDID പാസ്‌ത്രൂവിന്റെ മാനേജ്‌മെന്റ് ഡിസൈൻ കാണിക്കുന്നു.
  • HDMI TX കോർ സിഗ്നലുകൾ നിയന്ത്രിക്കുന്നതിന് DIP സ്വിച്ച്, പുഷ്-ബട്ടൺ എന്നിവയിലൂടെ റൺ-ടൈം നിയന്ത്രണം ഡിസൈൻ അനുവദിക്കുന്നു:
    — DVI അല്ലെങ്കിൽ HDMI എൻകോഡ് ചെയ്ത വീഡിയോ ഫ്രെയിം തിരഞ്ഞെടുക്കുന്നതിനുള്ള മോഡ് സിഗ്നൽ
    — info_avi[47], info_vsi[61], audio_info_ai[48] എന്നിവ സൈഡ്ബാൻഡുകളിലൂടെയോ സഹായ ഡാറ്റാ പോർട്ടുകളിലൂടെയോ ഓക്സിലറി പാക്കറ്റ് ട്രാൻസ്മിഷൻ തിരഞ്ഞെടുക്കുന്നതിനുള്ള സിഗ്നലുകൾ

ബാഹ്യ വീഡിയോ ജനറേറ്ററിൽ നിന്ന് RX ഇൻസ്‌റ്റൻസിന് ഒരു വീഡിയോ ഉറവിടം ലഭിക്കുന്നു, തുടർന്ന് ഡാറ്റ TX ഇൻസ്‌റ്റൻസിലേക്ക് കൈമാറുന്നതിന് മുമ്പ് ഒരു ലൂപ്പ്ബാക്ക് FIFO-യിലൂടെ കടന്നുപോകുന്നു.
പ്രവർത്തനക്ഷമത പരിശോധിക്കുന്നതിന് നിങ്ങൾ ഒരു ബാഹ്യ വീഡിയോ അനലൈസർ, മോണിറ്റർ, അല്ലെങ്കിൽ HDMI കണക്ഷനുള്ള ഒരു ടെലിവിഷൻ എന്നിവ TX കോറിലേക്ക് ബന്ധിപ്പിക്കേണ്ടതുണ്ട്.
3.1 HDMI 2.0 RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ ബ്ലോക്ക് ഡയഗ്രം
HDMI 2.0 RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ മുൻampHDMI Intel FPGA IP-നുള്ള സിംപ്ലക്സ് ചാനൽ മോഡിൽ സമാന്തര ലൂപ്പ്ബാക്ക് le പ്രദർശിപ്പിക്കുന്നു.
ചിത്രം 20. HDMI RX-TX റീട്രാൻസ്മിറ്റ് ബ്ലോക്ക് ഡയഗ്രം (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 3ചിത്രം 21. HDMI RX-TX റീട്രാൻസ്മിറ്റ് ബ്ലോക്ക് ഡയഗ്രം (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 4ബന്ധപ്പെട്ട വിവരങ്ങൾ
Arria 10 PLL റഫറൻസ് ക്ലോക്കിനായുള്ള PLL കാസ്‌കേഡിംഗിന്റെ ഞെട്ടൽ അല്ലെങ്കിൽ നോൺ-ഡെഡിക്കേറ്റഡ് ക്ലോക്ക് പാത്ത് നിങ്ങളുടെ ഡിസൈൻ ക്ലോക്കുകൾക്ക് അധികമായി അനുഭവപ്പെടുന്നുണ്ടെങ്കിൽ പരിഹാരത്തിനായി ഈ പരിഹാരം കാണുക.
വിറയൽ.
3.2 ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
ഡിസൈൻ എക്‌സ് പരീക്ഷിക്കുന്നതിനായി ഇന്റൽ ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്‌റ്റ്‌വെയറും ഉപയോഗിക്കുന്നുample.
ഹാർഡ്‌വെയർ

  • Intel Arria 10 GX FPGA ഡെവലപ്‌മെന്റ് കിറ്റ്
  • HDMI ഉറവിടം (ഗ്രാഫിക്സ് പ്രോസസർ യൂണിറ്റ് (GPU))
  • HDMI സിങ്ക് (മോണിറ്റർ)
  • Bitec HDMI FMC 2.0 മകൾ കാർഡ് (റിവിഷൻ 11)
  • HDMI കേബിളുകൾ

കുറിപ്പ്:
നിങ്ങളുടെ Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം. പ്രാദേശിക പാരാമീറ്റർ BITEC_DAUGHTER_CARD_REV എന്നതിനെ ഉയർന്ന തലത്തിൽ 4, 6, അല്ലെങ്കിൽ 11 ആയി സജ്ജമാക്കുക file (a10_hdmi2_demo.v). നിങ്ങൾ പുനരവലോകനം മാറ്റുമ്പോൾ, ഡിസൈൻ ട്രാൻസ്‌സിവർ ചാനലുകൾ സ്വാപ്പ് ചെയ്യുകയും ബിടെക് എച്ച്‌ഡിഎംഐ മകൾ കാർഡ് ആവശ്യകതകൾക്കനുസരിച്ച് പോളാരിറ്റി വിപരീതമാക്കുകയും ചെയ്യും. നിങ്ങൾ BITEC_DAUGHTER_CARD_REV പാരാമീറ്റർ 0 ആയി സജ്ജീകരിക്കുകയാണെങ്കിൽ, ട്രാൻസ്‌സിവർ ചാനലുകളിലും പോളാരിറ്റിയിലും ഡിസൈൻ മാറ്റങ്ങളൊന്നും വരുത്തില്ല. HDMI 2.1 ഡിസൈനിനായി മുൻampലെസ്, ഡിസൈൻ എക്സിന് കീഴിൽampലെ ടാബ്, HDMI ഡോട്ടർ കാർഡ് റിവിഷൻ റിവിഷൻ 9, റിവിഷൻ 4, അല്ലെങ്കിൽ മകൾ കാർഡ് ഇല്ല. സ്ഥിരസ്ഥിതി മൂല്യം റിവിഷൻ 9 ആണ്.
സോഫ്റ്റ്വെയർ

  • ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് 18.1 ഉം അതിനുശേഷമുള്ളതും (ഹാർഡ്‌വെയർ പരിശോധനയ്ക്കായി)
  • മോഡൽസിം – ഇന്റൽ എഫ്പിജിഎ പതിപ്പ്, മോഡൽസിം – ഇന്റൽ എഫ്പിജിഎ സ്റ്റാർട്ടർ എഡിഷൻ, , റിവിയറപ്രോ, വിസിഎസ് (വെരിലോഗ് എച്ച്ഡിഎൽ മാത്രം)/വിസിഎസ് എംഎക്സ്, അല്ലെങ്കിൽ എക്സെലിയം പാരലൽ സിമുലേറ്റർ

3.3. ഡയറക്ടറി ഘടന
ഡയറക്‌ടറികളിൽ സൃഷ്‌ടിച്ചത് അടങ്ങിയിരിക്കുന്നു fileഎച്ച്ഡിഎംഐ ഇന്റൽ FPGA IP ഡിസൈനിനുള്ള sample.
ചിത്രം 22. ഡിസൈനിനായുള്ള ഡയറക്ടറി ഘടന Exampleintel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 5പട്ടിക 30. സൃഷ്ടിച്ച RTL Files

ഫോൾഡറുകൾ Files
ജിഎക്സ്ബി • /gxb_rx.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /gxb_rx.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /gxb_rx_reset.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /gxb_rx_reset.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /gxb_tx.qsys (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /gxb_tx.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /gxb_tx_fpll.qsys (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /gxb_tx_fpll.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /gxb_tx_reset.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /gxb_tx_reset.ip (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
hdmi_rx •/hdmi_rx.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
•/hdmi_rx.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)
/hdmi_rx_top.v
/mr_clock_sync.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/mr_hdmi_rx_core_top.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/mr_rx_oversample.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/symbol_aligner.v
Panasonic.hex (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
hdmi_tx • /hdmi_tx.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
•/hdmi_tx.ip (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)
/hdmi_tx_top.v
/mr_ce.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/mr_hdmi_tx_core_top.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/mr_tx_oversample.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
i2c_master

(ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)

 /i2c_master_bit_ctrl.v
/i2c_master_byte_ctrl.v
/i2c_master_defines.v
/i2c_master_top.v
/oc_i2c_master.v
/oc_i2c_master_hw.tcl
/timescale.v
i2c_slave /edid_ram.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/Panasonic.hex (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/i2c_avl_mst_intf_gen.v
/i2c_clk_cnt.v
/i2c_condt_det.v
/i2c_databuffer.v
/i2c_rxshifter.v
/i2c_slvfsm.v
/i2c_spksupp.v
/i2c_txout.v
/i2c_txshifter.v
/i2cslave_to_avlmm_bridge.v
pll • /pll_hdmi.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /pll_hdmi.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /pll_hdmi_reconfig.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /pll_hdmi_reconfig.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
quartus.ini
പൊതുവായ • /clock_control.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /clock_control.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /fifo.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /fifo.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
• /output_buf_i2c.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
•/output_buf_i2c.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
/reset_controller.qsys (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/clock_crosser.v
dcfifo_inst.v
debouncer.sv (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)
എച്ച്ഡിആർ /altera_hdmi_aux_hdr.v
/altera_hdmi_aux_snk.v
/altera_hdmi_aux_src.v
/altera_hdmi_hdr_infoframe.v
/avalon_st_mutiplexer.qsys
reconfig_mgmt /mr_compare_pll.v
/mr_compare_rx.v
/mr_rate_detect.v
/mr_reconfig_master_pll.v
/mr_reconfig_master_rx.v
/mr_reconfig_mgmt.v
/mr_rom_pll_dprioaddr.v
/mr_rom_pll_valuemask_8bpc.v
/mr_rom_pll_valuemask_10bpc.v
/mr_rom_pll_valuemask_12bpc.v
/mr_rom_pll_valuemask_16bpc.v
/mr_rom_rx_dprioaddr_bitmask.v
/mr_rom_rx_valuemask.v
/mr_state_machine.v
എസ്ഡിസി /a10_hdmi2.sdc
/mr_reconfig_mgmt.sdc
/jtag.sdc
/rxtx_link.sdc
/mr_clock_sync.sdc (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)

പട്ടിക 31. ജനറേറ്റഡ് സിമുലേഷൻ Files
കൂടുതൽ വിവരങ്ങൾക്ക് സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് വിഭാഗം കാണുക.

ഫോൾഡറുകൾ Files
ആൽഡെക് /aldec.do
/rivierapro_setup.tcl
കാഡൻസ് /cds.lib
/hdl.var
<cds_libs ഫോൾഡർ>
ഉപദേഷ്ടാവ് /mentor.do
/msim_setup.tcl
സംഗ്രഹം /vcs/filelist.f
/vcs/vcs_setup.sh
/vcs/vcs_sim.sh
/vcsmx/vcsmx_setup.sh
/vcsmx/vcsmx_sim.sh
/vcsmx/synopsys_sim_setup
സീലിയം

(ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)

 /cds.lib
/hdl.var
/xcelium_setup.sh
/xcelium_sim.sh
പൊതുവായ

(ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)

 /modelsim_files.tcl
/riviera_files.tcl
/vcs_files.tcl
/vcsmx_files.tcl
/xcelium_files.tcl
hdmi_rx • /hdmi_rx.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /hdmi_rx.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)
/hdmi_rx.sopcinfo (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/Panasonic.hex (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
/symbol_aligner.v (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
hdmi_tx • /hdmi_tx.qsys (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
• /hdmi_tx.ip (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)
/hdmi_tx.sopcinfo (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)

പട്ടിക 32. ജനറേറ്റഡ് സോഫ്റ്റ്‌വെയർ Files

ഫോൾഡറുകൾ Files
tx_control_src
കുറിപ്പ്: tx_control ഫോൾഡറിൽ ഇവയുടെ തനിപ്പകർപ്പുകളും അടങ്ങിയിരിക്കുന്നു files.		 /intel_fpga_i2c.c (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
/intel_fpga_i2c.h (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
/i2c.c (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/i2c.h (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/main.c
/xcvr_gpll_rcfg.c
/xcvr_gpll_rcfg.h
/ti_i2c.c (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)
/ti_i2c.h (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)

3.4. ഡിസൈൻ ഘടകങ്ങൾ
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻampഈ ഘടകങ്ങൾ ആവശ്യമാണ്.
പട്ടിക 33. HDMI RX ടോപ്പ് ഘടകങ്ങൾ

മൊഡ്യൂൾ

വിവരണം
HDMI RX കോർ ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY-യിൽ നിന്ന് സീരിയൽ ഡാറ്റ IP സ്വീകരിക്കുകയും ഡാറ്റ വിന്യാസം, ചാനൽ ഡെസ്‌ക്യൂ, TMDS ഡീകോഡിംഗ്, ഓക്സിലറി ഡാറ്റ ഡീകോഡിംഗ്, വീഡിയോ ഡാറ്റ ഡീകോഡിംഗ്, ഓഡിയോ ഡാറ്റ ഡീകോഡിംഗ്, ഡെസ്‌ക്രാംബ്ലിംഗ് എന്നിവ നടത്തുകയും ചെയ്യുന്നു.
I2 I2C എന്നത് സിങ്ക് ഡിസ്പ്ലേ ഡാറ്റാ ചാനലിനും (DDC) സ്റ്റാറ്റസ് ആൻഡ് ഡാറ്റ ചാനലിനും (SCDC) ഉപയോഗിക്കുന്ന ഇന്റർഫേസാണ്. എൻഹാൻസ്‌ഡ് എക്‌സ്‌റ്റൻഡഡ് ഡിസ്‌പ്ലേ ഐഡന്റിഫിക്കേഷൻ ഡാറ്റ (ഇ-ഇഡിഐഡി) ഡാറ്റാ ഘടന വായിച്ചുകൊണ്ട് സിങ്കിന്റെ കഴിവുകളും സവിശേഷതകളും നിർണ്ണയിക്കാൻ HDMI ഉറവിടം DDC ഉപയോഗിക്കുന്നു.
• E-EDID-നുള്ള 8-ബിറ്റ് I2C സ്ലേവ് വിലാസങ്ങൾ 0xA0, 0xA1 എന്നിവയാണ്. LSB ആക്സസ് തരം സൂചിപ്പിക്കുന്നു: വായിക്കാൻ 1, എഴുതാൻ 0. ഒരു എച്ച്പിഡി ഇവന്റ് സംഭവിക്കുമ്പോൾ, ഓൺ-ചിപ്പ് റാമിൽ നിന്ന് വായിച്ചുകൊണ്ട് I2C സ്ലേവ് E-EDID ഡാറ്റയോട് പ്രതികരിക്കുന്നു.
• I2C സ്ലേവ്-ഓൺലി കൺട്രോളറും HDMI 2.0 പ്രവർത്തനങ്ങൾക്കായി SCDC-യെ പിന്തുണയ്ക്കുന്നു. SCDC-യുടെ 8-ബിറ്റ് I2C സ്ലേവ് വിലാസം 0xA8, 0xA9 എന്നിവയാണ്. ഒരു HPD ഇവന്റ് സംഭവിക്കുമ്പോൾ, HDMI RX കോറിന്റെ SCDC ഇന്റർഫേസിലേക്കോ അതിൽ നിന്നോ I2C സ്ലേവ് റൈറ്റ് അല്ലെങ്കിൽ റീഡ് ഇടപാട് നടത്തുന്നു.
കുറിപ്പ്: HDMI 2b ഉദ്ദേശിക്കുന്നില്ലെങ്കിൽ SCDC-യ്‌ക്ക് ഈ I2.0C സ്ലേവ്-ഒൺലി കൺട്രോളർ ആവശ്യമില്ല. നിങ്ങൾ ഓണാക്കുകയാണെങ്കിൽ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ ബ്ലോക്ക് കോറിനുള്ളിൽ ഉൾപ്പെടുത്തും, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.
EDID റാം റാം 1-പോർട്ട് ഐപി കോർ ഉപയോഗിച്ച് ഡിസൈൻ EDID വിവരങ്ങൾ സംഭരിക്കുന്നു. ഒരു സ്റ്റാൻഡേർഡ് ടു-വയർ (ക്ലോക്കും ഡാറ്റയും) സീരിയൽ ബസ് പ്രോട്ടോക്കോൾ (I2C സ്ലേവ്-ഒൺലി കൺട്രോളർ) CEA-861-D കംപ്ലയന്റ് E-EDID ഡാറ്റാ ഘടന കൈമാറുന്നു. ഈ EDID റാം E-EDID വിവരങ്ങൾ സംഭരിക്കുന്നു.
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുകയാണെങ്കിൽ EDID റാം ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ ബ്ലോക്ക് കോറിനുള്ളിൽ ഉൾപ്പെടുത്തും, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.
ഐഒപിഎൽഎൽ ഇൻകമിംഗ് TMDS ക്ലോക്കിനായി RX CDR റഫറൻസ് ക്ലോക്ക്, ലിങ്ക് സ്പീഡ് ക്ലോക്ക്, വീഡിയോ ക്ലോക്ക് എന്നിവ IOPLL സൃഷ്ടിക്കുന്നു.
• ഔട്ട്പുട്ട് ക്ലോക്ക് 0 (CDR റഫറൻസ് ക്ലോക്ക്)
• ഔട്ട്പുട്ട് ക്ലോക്ക് 1 (ലിങ്ക് സ്പീഡ് ക്ലോക്ക്)
• ഔട്ട്പുട്ട് ക്ലോക്ക് 2 (വീഡിയോ ക്ലോക്ക്)
കുറിപ്പ്: ഡിഫോൾട്ട് IOPLL കോൺഫിഗറേഷൻ ഒരു HDMI റെസല്യൂഷനും സാധുതയുള്ളതല്ല. IOPLL പവർ അപ്പ് ചെയ്യുമ്പോൾ ഉചിതമായ സജ്ജീകരണങ്ങളിലേക്ക് പുനഃക്രമീകരിച്ചിരിക്കുന്നു.
ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ RX ട്രാൻസ്‌സീവറുകളുടെ വിശ്വസനീയമായ സമാരംഭം ഉറപ്പാക്കുന്നു. ഈ കൺട്രോളറിന്റെ റീസെറ്റ് ഇൻപുട്ട് RX റീകോൺഫിഗറേഷൻ വഴി പ്രവർത്തനക്ഷമമാക്കുന്നു, കൂടാതെ ബ്ലോക്കിനുള്ളിലെ റീസെറ്റ് സീക്വൻസിംഗ് അനുസരിച്ച് ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് അനുബന്ധ അനലോഗ്, ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നൽ സൃഷ്ടിക്കുന്നു.
RX നേറ്റീവ് PHY ഒരു ബാഹ്യ വീഡിയോ ഉറവിടത്തിൽ നിന്ന് സീരിയൽ ഡാറ്റ സ്വീകരിക്കുന്ന ഹാർഡ് ട്രാൻസ്‌സിവർ ബ്ലോക്ക്. HDMI RX കോറിലേക്ക് ഡാറ്റ കൈമാറുന്നതിന് മുമ്പ് ഇത് സീരിയൽ ഡാറ്റയെ സമാന്തര ഡാറ്റയിലേക്ക് മാറ്റുന്നു.
RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് 250 Mbps മുതൽ 6,000 Mbps വരെയുള്ള ഏതെങ്കിലും അനിയന്ത്രിതമായ ലിങ്ക് നിരക്കുകളിൽ പ്രവർത്തിക്കാൻ RX ട്രാൻസ്‌സിവർ പ്രവർത്തിപ്പിക്കുന്നതിന് HDMI PLL ഉപയോഗിച്ച് റേറ്റ് ഡിറ്റക്ഷൻ സർക്യൂട്ട് നടപ്പിലാക്കുന്ന RX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ്.
ചുവടെയുള്ള പേജ് 23-ലെ ചിത്രം 63 കാണുക.
IOPLL പുനർക്രമീകരണം IOPLL റീകോൺഫിഗറേഷൻ ബ്ലോക്ക് ഇന്റൽ FPGA-കളിലെ PLL-കളുടെ ചലനാത്മക തത്സമയ പുനർക്രമീകരണം സുഗമമാക്കുന്നു. മുഴുവൻ എഫ്‌പി‌ജി‌എയും വീണ്ടും കോൺഫിഗർ ചെയ്യാതെ തന്നെ ഈ ബ്ലോക്ക് ഔട്ട്‌പുട്ട് ക്ലോക്ക് ഫ്രീക്വൻസിയും പി‌എൽ‌എൽ ബാൻഡ്‌വിഡ്ത്തും തത്സമയം അപ്‌ഡേറ്റ് ചെയ്യുന്നു. Intel Arria 100 ഉപകരണങ്ങളിൽ ഈ ബ്ലോക്ക് 10 MHz-ൽ പ്രവർത്തിക്കുന്നു.
ഐ‌ഒ‌പി‌എൽ‌എൽ പുനർ‌ക്രമീകരണ പരിമിതി കാരണം, ഐ‌ഒ‌പി‌എൽ‌എൽ റീകോൺഫിഗറേഷൻ ഐപി ജനറേഷൻ സമയത്ത് ക്വാർട്ടസ് INI permit_nf_pll_reconfig_out_of_lock=on പ്രയോഗിക്കുക.
Quartus INI പ്രയോഗിക്കുന്നതിന്, quartus.ini-ൽ “permit_nf_pll_reconfig_out_of_lock=on” ഉൾപ്പെടുത്തുക file സ്ഥാപിക്കുക file ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രൊജക്റ്റ് ഡയറക്ടറി. INI ഉപയോഗിച്ച് ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിലെ IOPLL റീകോൺഫിഗറേഷൻ ബ്ലോക്ക് (pll_hdmi_reconfig) എഡിറ്റ് ചെയ്യുമ്പോൾ നിങ്ങൾ ഒരു മുന്നറിയിപ്പ് സന്ദേശം കാണും.
കുറിപ്പ്: ഈ Quartus INI ഇല്ലാതെ, IOPLL പുനഃക്രമീകരിക്കുമ്പോൾ ലോക്ക് നഷ്‌ടപ്പെടുകയാണെങ്കിൽ IOPLL പുനഃക്രമീകരിക്കാൻ കഴിയില്ല.
പിഐഒ സമാന്തര ഇൻപുട്ട്/ഔട്ട്‌പുട്ട് (PIO) ബ്ലോക്ക് CPU ഉപ-സിസ്റ്റമിലേക്കോ അതിൽ നിന്നോ ഉള്ള നിയന്ത്രണം, സ്റ്റാറ്റസ്, റീസെറ്റ് ഇന്റർഫേസുകളായി പ്രവർത്തിക്കുന്നു.

ചിത്രം 23. മൾട്ടി-റേറ്റ് റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ
ഇൻപുട്ട് ഡാറ്റ സ്ട്രീമും റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസിയും ലഭിക്കുമ്പോഴോ ട്രാൻസ്‌സിവർ അൺലോക്ക് ചെയ്യുമ്പോഴോ കൺട്രോളറിന്റെ മൾട്ടി-റേറ്റ് റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ ചിത്രം വ്യക്തമാക്കുന്നു.intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 6പട്ടിക 34. HDMI TX ടോപ്പ് ഘടകങ്ങൾ

മൊഡ്യൂൾ

വിവരണം
HDMI TX കോർ ഐപി കോർ ഉയർന്ന തലത്തിൽ നിന്ന് വീഡിയോ ഡാറ്റ സ്വീകരിക്കുകയും TMDS എൻകോഡിംഗ്, ഓക്സിലറി ഡാറ്റ എൻകോഡിംഗ്, ഓഡിയോ ഡാറ്റ എൻകോഡിംഗ്, വീഡിയോ ഡാറ്റ എൻകോഡിംഗ്, സ്ക്രാംബ്ലിംഗ് എന്നിവ നടത്തുകയും ചെയ്യുന്നു.
I2C മാസ്റ്റർ I2C എന്നത് സിങ്ക് ഡിസ്പ്ലേ ഡാറ്റാ ചാനലിനും (DDC) സ്റ്റാറ്റസ് ആൻഡ് ഡാറ്റ ചാനലിനും (SCDC) ഉപയോഗിക്കുന്ന ഇന്റർഫേസാണ്. എൻഹാൻസ്‌ഡ് എക്‌സ്‌റ്റൻഡഡ് ഡിസ്‌പ്ലേ ഐഡന്റിഫിക്കേഷൻ ഡാറ്റ (ഇ-ഇഡിഐഡി) ഡാറ്റാ ഘടന വായിച്ചുകൊണ്ട് സിങ്കിന്റെ കഴിവുകളും സവിശേഷതകളും നിർണ്ണയിക്കാൻ HDMI ഉറവിടം DDC ഉപയോഗിക്കുന്നു.
• DDC എന്ന നിലയിൽ, HDMI RX ടോപ്പിലോ വീഡിയോ പ്രോസസ്സിംഗിനോ വേണ്ടി EDID വിവരങ്ങൾ EDID റാം കോൺഫിഗർ ചെയ്യുന്നതിന് ബാഹ്യ സിങ്കിൽ നിന്ന് I2C മാസ്റ്റർ EDID വായിക്കുന്നു.
• SCDC എന്ന നിലയിൽ, HDMI 2b പ്രവർത്തനത്തിനായി I2.0C മാസ്റ്റർ SCDC ഡാറ്റാ ഘടന FPGA ഉറവിടത്തിൽ നിന്ന് ബാഹ്യ സിങ്കിലേക്ക് മാറ്റുന്നു. ഉദാample, ഔട്ട്‌ഗോയിംഗ് ഡാറ്റ സ്ട്രീം 3,400 Mbps-ന് മുകളിലാണെങ്കിൽ, സിങ്ക് SCDC കോൺഫിഗറേഷൻ രജിസ്റ്ററിന്റെ TMDS_BIT_CLOCK_RATIO, SCRAMBLER_ENABLE ബിറ്റുകൾ 2 ലേക്ക് അപ്‌ഡേറ്റ് ചെയ്യാൻ Nios II പ്രോസസർ I1C മാസ്റ്ററോട് കൽപ്പിക്കുന്നു.
ഐഒപിഎൽഎൽ ഇൻകമിംഗ് TMDS ക്ലോക്കിൽ നിന്ന് ലിങ്ക് സ്പീഡ് ക്ലോക്കും വീഡിയോ ക്ലോക്കും IOPLL നൽകുന്നു.
• ഔട്ട്പുട്ട് ക്ലോക്ക് 1 (ലിങ്ക് സ്പീഡ് ക്ലോക്ക്)
• ഔട്ട്പുട്ട് ക്ലോക്ക് 2 (വീഡിയോ ക്ലോക്ക്)
കുറിപ്പ്: ഡിഫോൾട്ട് IOPLL കോൺഫിഗറേഷൻ ഒരു HDMI റെസല്യൂഷനും സാധുതയുള്ളതല്ല. IOPLL പവർ അപ്പ് ചെയ്യുമ്പോൾ ഉചിതമായ സജ്ജീകരണങ്ങളിലേക്ക് പുനഃക്രമീകരിച്ചിരിക്കുന്നു.
ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളർ TX ട്രാൻസ്‌സീവറുകളുടെ വിശ്വസനീയമായ സമാരംഭം ഉറപ്പാക്കുന്നു. ഈ കൺട്രോളറിന്റെ റീസെറ്റ് ഇൻപുട്ട് ടോപ്പ് ലെവലിൽ നിന്ന് ട്രിഗർ ചെയ്യപ്പെടുന്നു, കൂടാതെ ബ്ലോക്കിനുള്ളിലെ റീസെറ്റ് സീക്വൻസിംഗ് അനുസരിച്ച് ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് അനുബന്ധ അനലോഗ്, ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നൽ സൃഷ്ടിക്കുന്നു.
ഈ ബ്ലോക്കിൽ നിന്നുള്ള tx_ready ഔട്ട്‌പുട്ട് സിഗ്നൽ, ട്രാൻസ്‌സിവർ പ്രവർത്തനക്ഷമമാണെന്നും കോറിൽ നിന്ന് ഡാറ്റ സ്വീകരിക്കാൻ തയ്യാറാണെന്നും സൂചിപ്പിക്കുന്നതിന് HDMI ഇന്റൽ FPGA IP-യിലേക്കുള്ള റീസെറ്റ് സിഗ്നലായും പ്രവർത്തിക്കുന്നു.
ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY HDMI TX കോറിൽ നിന്ന് സമാന്തര ഡാറ്റ സ്വീകരിക്കുകയും അത് കൈമാറുന്നതിൽ നിന്ന് ഡാറ്റ സീരിയലൈസ് ചെയ്യുകയും ചെയ്യുന്ന ഹാർഡ് ട്രാൻസ്‌സിവർ ബ്ലോക്ക്.
TX നേറ്റീവ് PHY ബ്ലോക്കിൽ TX നേറ്റീവ് PHY യും ട്രാൻസ്‌സിവർ ആർബിറ്ററും തമ്മിലുള്ള ബന്ധം തെളിയിക്കാൻ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസ് പ്രവർത്തനക്ഷമമാക്കിയിരിക്കുന്നു. TX നേറ്റീവ് PHY-യ്‌ക്കായി പുനർക്രമീകരണമൊന്നും നടത്തിയിട്ടില്ല.
കുറിപ്പ്: HDMI TX ഇന്റർ-ചാനൽ സ്‌ക്യൂ ആവശ്യകത നിറവേറ്റുന്നതിന്, Intel Arria 10 Transceiver Native PHY പാരാമീറ്റർ എഡിറ്ററിൽ TX ചാനൽ ബോണ്ടിംഗ് മോഡ് ഓപ്ഷൻ സജ്ജമാക്കുക പിഎംഎ, പിസിഎസ് ബോണ്ടിംഗ്. നിർദ്ദേശിച്ച പ്രകാരം ട്രാൻസ്‌സിവർ റീസെറ്റ് കൺട്രോളറിൽ നിന്നുള്ള (tx_digitalreset) ഡിജിറ്റൽ റീസെറ്റ് സിഗ്നലിലേക്ക് നിങ്ങൾ പരമാവധി സ്‌ക്യൂ (set_max_skew) കൺസ്ട്രൈന്റ് ആവശ്യകതയും ചേർക്കേണ്ടതുണ്ട്. Intel Arria 10 Transceiver PHY ഉപയോക്തൃ ഗൈഡ്.
TX PLL ട്രാൻസ്മിറ്റർ PLL ബ്ലോക്ക്, ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY ബ്ലോക്കിലേക്ക് സീരിയൽ ഫാസ്റ്റ് ക്ലോക്ക് നൽകുന്നു. ഇതിനായി HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample, fPLL എന്നത് TX PLL ആയി ഉപയോഗിക്കുന്നു.
IOPLL പുനർക്രമീകരണം IOPLL റീകോൺഫിഗറേഷൻ ബ്ലോക്ക് ഇന്റൽ FPGA-കളിലെ PLL-കളുടെ ചലനാത്മക തത്സമയ പുനർക്രമീകരണം സുഗമമാക്കുന്നു. മുഴുവൻ എഫ്‌പി‌ജി‌എയും വീണ്ടും കോൺഫിഗർ ചെയ്യാതെ തന്നെ ഈ ബ്ലോക്ക് ഔട്ട്‌പുട്ട് ക്ലോക്ക് ഫ്രീക്വൻസിയും പി‌എൽ‌എൽ ബാൻഡ്‌വിഡ്ത്തും തത്സമയം അപ്‌ഡേറ്റ് ചെയ്യുന്നു. Intel Arria 100 ഉപകരണങ്ങളിൽ ഈ ബ്ലോക്ക് 10 MHz-ൽ പ്രവർത്തിക്കുന്നു.
ഐ‌ഒ‌പി‌എൽ‌എൽ പുനർ‌ക്രമീകരണ പരിമിതി കാരണം, ഐ‌ഒ‌പി‌എൽ‌എൽ റീകോൺഫിഗറേഷൻ ഐപി ജനറേഷൻ സമയത്ത് ക്വാർട്ടസ് INI permit_nf_pll_reconfig_out_of_lock=on പ്രയോഗിക്കുക.
Quartus INI പ്രയോഗിക്കുന്നതിന്, quartus.ini-ൽ “permit_nf_pll_reconfig_out_of_lock=on” ഉൾപ്പെടുത്തുക file സ്ഥാപിക്കുക file ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രൊജക്റ്റ് ഡയറക്ടറി. INI ഉപയോഗിച്ച് Intel Quartus Prime സോഫ്‌റ്റ്‌വെയറിലെ IOPLL റീകോൺഫിഗറേഷൻ ബ്ലോക്ക് (pll_hdmi_reconfig) എഡിറ്റ് ചെയ്യുമ്പോൾ നിങ്ങൾ ഒരു മുന്നറിയിപ്പ് സന്ദേശം കാണും.
കുറിപ്പ്: ഈ Quartus INI ഇല്ലാതെ, IOPLL പുനഃക്രമീകരിക്കുമ്പോൾ ലോക്ക് നഷ്‌ടപ്പെടുകയാണെങ്കിൽ IOPLL പുനഃക്രമീകരിക്കാൻ കഴിയില്ല.
പിഐഒ സമാന്തര ഇൻപുട്ട്/ഔട്ട്‌പുട്ട് (PIO) ബ്ലോക്ക് CPU ഉപ-സിസ്റ്റമിലേക്കോ അതിൽ നിന്നോ ഉള്ള നിയന്ത്രണം, സ്റ്റാറ്റസ്, റീസെറ്റ് ഇന്റർഫേസുകളായി പ്രവർത്തിക്കുന്നു.

പട്ടിക 35. ട്രാൻസ്‌സിവർ ഡാറ്റാ നിരക്കും ഓവറുകളുംampഓരോ TMDS ക്ലോക്ക് ഫ്രീക്വൻസി റേഞ്ചിനുമുള്ള ലിംഗ് ഫാക്ടർ

TMDS ക്ലോക്ക് ഫ്രീക്വൻസി (MHz) TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം ഓവർampലിംഗ് ഫാക്ടർ ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക് (Mbps)
85–150 1 ബാധകമല്ല 3400–6000
100–340 0 ബാധകമല്ല 1000–3400
50–100 0 5 2500–5000
35–50 0 3 1050–1500
30–35 0 4 1200–1400
25–30 0 5 1250–1500

പട്ടിക 36. ടോപ്പ് ലെവൽ കോമൺ ബ്ലോക്കുകൾ

മൊഡ്യൂൾ

വിവരണം
ട്രാൻസ്‌സിവർ ആർബിറ്റർ ഒരേ ഫിസിക്കൽ ചാനലിലെ RX അല്ലെങ്കിൽ TX ട്രാൻസ്‌സീവറുകൾക്ക് റീകോൺഫിഗറേഷൻ ആവശ്യമായി വരുമ്പോൾ ഒരേസമയം റീകാലിബ്രേറ്റ് ചെയ്യുന്നതിൽ നിന്ന് ഈ ജനറിക് ഫങ്ഷണൽ ബ്ലോക്ക് തടയുന്നു. ഒരേ ചാനലിനുള്ളിലെ RX, TX ട്രാൻസ്‌സീവറുകൾ സ്വതന്ത്ര IP നിർവ്വഹണങ്ങൾക്ക് നിയോഗിക്കപ്പെടുന്ന ആപ്ലിക്കേഷനുകളെ ഒരേസമയം റീകാലിബ്രേഷൻ സ്വാധീനിക്കുന്നു.
സിംപ്ലെക്‌സ് ടിഎക്‌സും സിംപ്ലക്‌സ് ആർഎക്‌സും ഒരേ ഫിസിക്കൽ ചാനലിലേക്ക് ലയിപ്പിക്കുന്നതിന് ശുപാർശ ചെയ്യുന്ന റെസല്യൂഷനിലേക്കുള്ള ഒരു വിപുലീകരണമാണ് ഈ ട്രാൻസ്‌സിവർ ആർബിറ്റർ. ട്രാൻസ്‌സീവറുകളുടെ റീകോൺഫിഗറേഷൻ ഇന്റർഫേസ് പോർട്ട് തുടർച്ചയായി മാത്രമേ ആക്‌സസ് ചെയ്യാൻ കഴിയൂ എന്നതിനാൽ ഒരു ചാനലിനുള്ളിലെ സിംപ്ലക്‌സ് ആർഎക്‌സ്, ടിഎക്‌സ് ട്രാൻസ്‌സീവറുകൾ ടാർഗെറ്റുചെയ്യുന്ന അവലോൺ-എംഎം ആർഎക്‌സ്, ടിഎക്‌സ് റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥനകൾ ലയിപ്പിക്കുന്നതിനും മധ്യസ്ഥത വഹിക്കുന്നതിനും ഈ ട്രാൻസ്‌സിവർ ആർബിറ്റർ സഹായിക്കുന്നു.
ഈ ഡിസൈനിലെ ട്രാൻസ്‌സിവർ ആർബിറ്ററും TX/RX നേറ്റീവ് PHY/PHY റീസെറ്റ് കൺട്രോളർ ബ്ലോക്കുകളും തമ്മിലുള്ള ഇന്റർഫേസ് കണക്ഷൻ മുൻampട്രാൻസ്‌സിവർ ആർബിറ്റർ ഉപയോഗിച്ച് ഏത് ഐപി കോമ്പിനേഷനും ബാധകമാകുന്ന ഒരു ജനറിക് മോഡ് le പ്രദർശിപ്പിക്കുന്നു. ഒരു ചാനലിൽ RX അല്ലെങ്കിൽ TX ട്രാൻസ്‌സിവർ മാത്രം ഉപയോഗിക്കുമ്പോൾ ട്രാൻസ്‌സിവർ ആർബിറ്റർ ആവശ്യമില്ല.
ട്രാൻസ്‌സിവർ ആർബിറ്റർ അതിന്റെ Avalon-MM റീകോൺഫിഗറേഷൻ ഇന്റർഫേസുകളിലൂടെ ഒരു റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥിക്കുന്നയാളെ തിരിച്ചറിയുകയും അതിനനുസരിച്ചുള്ള tx_reconfig_cal_busy അല്ലെങ്കിൽ rx_reconfig_cal_busy ഗേറ്റ് ചെയ്തിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകയും ചെയ്യുന്നു. എച്ച്ഡിഎംഐ ആപ്ലിക്കേഷനായി, RX മാത്രമേ റീകോൺഫിഗറേഷൻ ആരംഭിക്കുകയുള്ളൂ. Avalon-MM റീകോൺഫിഗറേഷൻ അഭ്യർത്ഥന മദ്ധ്യസ്ഥൻ മുഖേന ചാനൽ ചെയ്യുന്നതിലൂടെ, പുനർക്രമീകരണ അഭ്യർത്ഥന RX-ൽ നിന്നാണ് ഉത്ഭവിച്ചതെന്ന് മദ്ധ്യസ്ഥൻ തിരിച്ചറിയുന്നു, അത് tx_reconfig_cal_busy-യെ ഉറപ്പിക്കുന്നതിൽ നിന്ന് ഗേറ്റ് ചെയ്യുകയും rx_reconfig_cal_busy-യെ ഉറപ്പിക്കാൻ അനുവദിക്കുകയും ചെയ്യുന്നു. ഗേറ്റിംഗ് ടിഎക്‌സ് ട്രാൻസ്‌സിവർ അറിയാതെ കാലിബ്രേഷൻ മോഡിലേക്ക് മാറ്റുന്നത് തടയുന്നു.
കുറിപ്പ്: HDMI-യ്ക്ക് RX റീകോൺഫിഗറേഷൻ മാത്രമേ ആവശ്യമുള്ളൂ എന്നതിനാൽ, tx_reconfig_mgmt_* സിഗ്നലുകൾ ബന്ധിപ്പിച്ചിരിക്കുന്നു. കൂടാതെ, ആർബിറ്ററിനും TX നേറ്റീവ് PHY ബ്ലോക്കിനും ഇടയിൽ Avalon-MM ഇന്റർഫേസ് ആവശ്യമില്ല. ഡിസൈനിലെ ഇന്റർഫേസിലേക്ക് ബ്ലോക്കുകൾ നൽകിയിരിക്കുന്നുampTX/RX നേറ്റീവ് PHY/PHY റീസെറ്റ് കൺട്രോളറിലേക്കുള്ള ജനറിക് ട്രാൻസ്‌സിവർ ആർബിറ്റർ കണക്ഷൻ പ്രദർശിപ്പിക്കാൻ le.
RX-TX ലിങ്ക് • RX, TX വീഡിയോ ക്ലോക്ക് ഡൊമെയ്‌നുകളിലുടനീളം ഒരു DCFIFO വഴി HDMI RX കോർ ലൂപ്പിൽ നിന്നുള്ള വീഡിയോ ഡാറ്റ ഔട്ട്‌പുട്ടും സിൻക്രൊണൈസേഷൻ സിഗ്നലുകളും.
• ജനറൽ കൺട്രോൾ പാക്കറ്റ് (GCP), InfoFrames (AVI, VSI, AI), ഓക്സിലറി ഡാറ്റ, RX, TX ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഡൊമെയ്‌നുകളിലുടനീളം DCFIFO-കൾ വഴി ഓഡിയോ ഡാറ്റ ലൂപ്പ്.
• HDMI TX കോറിന്റെ സഹായ ഡാറ്റ പോർട്ട്, DCFIFO വഴി ബാക്ക്പ്രഷർ വഴി ഒഴുകുന്ന സഹായ ഡാറ്റയെ നിയന്ത്രിക്കുന്നു. ഓക്സിലറി ഡാറ്റ പോർട്ടിൽ അപൂർണ്ണമായ സഹായ പാക്കറ്റ് ഇല്ലെന്ന് ബാക്ക്പ്രഷർ ഉറപ്പാക്കുന്നു.
• ഈ ബ്ലോക്ക് ബാഹ്യ ഫിൽട്ടറിംഗും നിർവഹിക്കുന്നു:
- HDMI TX കോർ ഓക്സിലറി ഡാറ്റ പോർട്ടിലേക്ക് ട്രാൻസ്മിറ്റ് ചെയ്യുന്നതിന് മുമ്പ് ഓക്സിലറി ഡാറ്റ സ്ട്രീമിൽ നിന്ന് ഓഡിയോ ഡാറ്റയും ഓഡിയോ ക്ലോക്ക് റീജനറേഷൻ പാക്കറ്റും ഫിൽട്ടർ ചെയ്യുന്നു.
കുറിപ്പ്: ഈ ഫിൽട്ടറിംഗ് പ്രവർത്തനരഹിതമാക്കാൻ, user_pb[2] അമർത്തുക. വീണ്ടും സംപ്രേക്ഷണം ചെയ്‌ത സഹായ ഡാറ്റ സ്‌ട്രീമിൽ ഓഡിയോ ഡാറ്റയുടെയും ഓഡിയോ ക്ലോക്ക് റീജനറേഷൻ പാക്കറ്റിന്റെയും തനിപ്പകർപ്പ് ഇല്ലെന്ന് ഉറപ്പാക്കാൻ ഈ ഫിൽട്ടറിംഗ് പ്രവർത്തനക്ഷമമാക്കുക.
— HDMI RX ഓക്സിലറി ഡാറ്റയിൽ നിന്ന് ഹൈ ഡൈനാമിക് റേഞ്ച് (HDR) ഇൻഫോഫ്രെയിം ഫിൽട്ടർ ചെയ്യുകയും ഒരു മുൻ ചേർക്കുകയും ചെയ്യുന്നുampഅവലോൺ എസ്ടി മൾട്ടിപ്ലക്‌സർ വഴി HDMI TX-ന്റെ സഹായ ഡാറ്റയിലേക്ക് HDR ഇൻഫോഫ്രെയിം.
സിപിയു ഉപ-സിസ്റ്റം സിപിയു ഉപ-സിസ്റ്റം എസ്‌സി‌ഡി‌സി, ഡി‌ഡി‌സി കൺട്രോളർ‌മാരായും സോഴ്‌സ് റീകോൺ‌ഫിഗറേഷൻ കൺട്രോളറായും പ്രവർത്തിക്കുന്നു.
• ഉറവിട SCDC കൺട്രോളറിൽ I2C മാസ്റ്റർ കൺട്രോളർ അടങ്ങിയിരിക്കുന്നു. I2C മാസ്റ്റർ കൺട്രോളർ, HDMI 2.0b പ്രവർത്തനത്തിനായി എഫ്‌പിജിഎ ഉറവിടത്തിൽ നിന്ന് എസ്‌സിഡിസി ഡാറ്റാ ഘടനയെ ബാഹ്യ സിങ്കിലേക്ക് മാറ്റുന്നു. ഉദാampലെ, ഔട്ട്‌ഗോയിംഗ് ഡാറ്റ സ്ട്രീം 6,000 Mbps ആണെങ്കിൽ, സിങ്കിന്റെ TMDS കോൺഫിഗറേഷൻ രജിസ്റ്ററിന്റെ TMDS_BIT_CLOCK_RATIO, SCRAMBLER_ENABLE ബിറ്റുകൾ 2 ലേക്ക് അപ്‌ഡേറ്റ് ചെയ്യാൻ Nios II പ്രോസസർ I1C മാസ്റ്റർ കൺട്രോളറോട് കമാൻഡ് ചെയ്യുന്നു.
• അതേ I2C മാസ്റ്റർ, HDMI ഉറവിടത്തിനും ബാഹ്യ സിങ്കിനുമിടയിൽ DDC ഡാറ്റ ഘടനയും (E-EDID) കൈമാറുന്നു.
• നിയോസ് II സിപിയു, HDMI ഉറവിടത്തിനായുള്ള റീകോൺഫിഗറേഷൻ കൺട്രോളറായി പ്രവർത്തിക്കുന്നു. TX-ന് റീകോൺഫിഗറേഷൻ ആവശ്യമാണോ എന്ന് നിർണ്ണയിക്കാൻ RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് മൊഡ്യൂളിൽ നിന്നുള്ള ആനുകാലിക നിരക്ക് കണ്ടെത്തലിനെ CPU ആശ്രയിക്കുന്നു. അവലോൺ-എംഎം സ്ലേവ് വിവർത്തകൻ നിയോസ് II പ്രോസസർ അവലോൺ-എംഎം മാസ്റ്റർ ഇന്റർഫേസും ബാഹ്യമായി തൽക്ഷണം ചെയ്ത HDMI ഉറവിടത്തിന്റെ IOPLL, TX നേറ്റീവ് PHY എന്നിവയുടെ അവലോൺ-എംഎം സ്ലേവ് ഇന്റർഫേസുകളും തമ്മിലുള്ള ഇന്റർഫേസ് നൽകുന്നു.
• പിഎൽഎൽ, ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷനും റീസെറ്റ് സീക്വൻസും തുടർച്ചയായി നടപ്പിലാക്കുന്നു എന്നതൊഴിച്ചാൽ, TX-നുള്ള റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ RX-ന് തുല്യമാണ്. പേജ് 24-ലെ ചിത്രം 67 കാണുക.

ചിത്രം 24. റീകോൺഫിഗറേഷൻ സീക്വൻസ് ഫ്ലോ
I2C മാസ്റ്ററിനും HDMI ഉറവിടത്തിനുമുള്ള നിയന്ത്രണങ്ങൾ ഉൾപ്പെടുന്ന Nios II സോഫ്റ്റ്‌വെയർ ഫ്ലോ ചിത്രം വ്യക്തമാക്കുന്നു.intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 73.5 ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗും (എച്ച്ഡിആർ) ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample ഒരു RX-TX ലൂപ്പ്ബാക്ക് സിസ്റ്റത്തിൽ HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലിന്റെ ഒരു പ്രദർശനം ഉൾപ്പെടുന്നു.
HDMI സ്പെസിഫിക്കേഷൻ പതിപ്പ് 2.0b ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമും HDMI ഓക്സിലറി സ്ട്രീം വഴി കൈമാറാൻ അനുവദിക്കുന്നു. പ്രകടനത്തിൽ, സഹായ ഡാറ്റ ഉൾപ്പെടുത്തൽ ബ്ലോക്ക് HDR ഉൾപ്പെടുത്തലിനെ പിന്തുണയ്ക്കുന്നു. മൊഡ്യൂളിന്റെ സിഗ്നൽ ലിസ്‌റ്റ് ടേബിളിൽ വ്യക്തമാക്കിയിരിക്കുന്നതുപോലെ നിങ്ങൾ ഉദ്ദേശിച്ച എച്ച്‌ഡിആർ ഇൻഫോഫ്രെയിം പാക്കറ്റ് ഫോർമാറ്റ് ചെയ്‌ത് ഓരോ വീഡിയോ ഫ്രെയിമിലും ഒരിക്കൽ എച്ച്‌ഡിആർ ഇൻഫോഫ്രെയിമിന്റെ ഉൾപ്പെടുത്തൽ ഷെഡ്യൂൾ ചെയ്യുന്നതിന് നൽകിയിരിക്കുന്ന AUX ഇൻസേർഷൻ കൺട്രോൾ മൊഡ്യൂൾ ഉപയോഗിക്കേണ്ടതുണ്ട്.
ഇതിൽ മുൻampലെ കോൺഫിഗറേഷൻ, ഇൻകമിംഗ് ഓക്സിലറി സ്ട്രീമിൽ ഇതിനകം HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുന്ന സന്ദർഭങ്ങളിൽ, സ്ട്രീം ചെയ്ത HDR ഉള്ളടക്കം ഫിൽട്ടർ ചെയ്യപ്പെടുന്നു. ഫിൽട്ടറിംഗ് വൈരുദ്ധ്യമുള്ള HDR ഇൻഫോഫ്രെയിമുകൾ കൈമാറുന്നത് ഒഴിവാക്കുകയും HDR S-ൽ വ്യക്തമാക്കിയ മൂല്യങ്ങൾ മാത്രം ഉറപ്പാക്കുകയും ചെയ്യുന്നു.ample ഡാറ്റ മൊഡ്യൂൾ ഉപയോഗിക്കുന്നു.
ചിത്രം 25. ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഇൻസേർഷനുമുള്ള RX-TX ലിങ്ക്
എച്ച്ഡിഎംഐ ടിഎക്സ് കോർ ഓക്സിലറി സ്ട്രീമിലേക്ക് ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഉൾപ്പെടെയുള്ള RX-TX ലിങ്കിന്റെ ബ്ലോക്ക് ഡയഗ്രം ചിത്രം കാണിക്കുന്നു.
intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 8പട്ടിക 37. സഹായ ഡാറ്റ ഉൾപ്പെടുത്തൽ ബ്ലോക്ക് (altera_hdmi_aux_hdr) സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
ക്ലോക്ക് ചെയ്ത് റീസെറ്റ് ചെയ്യുക
clk ഇൻപുട്ട് 1 ക്ലോക്ക് ഇൻപുട്ട്. ഈ ക്ലോക്ക് ലിങ്ക് സ്പീഡ് ക്ലോക്കുമായി ബന്ധിപ്പിച്ചിരിക്കണം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 ഇൻപുട്ട് പുനഃസജ്ജമാക്കുക.
സഹായ പാക്കറ്റ് ജനറേറ്ററും മൾട്ടിപ്ലക്‌സർ സിഗ്നലുകളും
മൾട്ടിപ്ലക്‌സർ_ഔട്ട്_ഡാറ്റ ഔട്ട്പുട്ട് 72 മൾട്ടിപ്ലക്സറിൽ നിന്നുള്ള അവലോൺ സ്ട്രീമിംഗ് ഔട്ട്പുട്ട്.
മൾട്ടിപ്ലക്‌സർ_ഔട്ട്_സാധുത ഔട്ട്പുട്ട് 1
മൾട്ടിപ്ലക്‌സർ_ഔട്ട്_റെഡി ഔട്ട്പുട്ട് 1
മൾട്ടിപ്ലക്സർ_ഔട്ട്_സ്റ്റാർട്ടോഫ്പാക്കറ്റ് ഔട്ട്പുട്ട് 1
മൾട്ടിപ്ലക്സർ_ഔട്ട്_എൻഡോഫ്പാക്കറ്റ് ഔട്ട്പുട്ട് 1
മൾട്ടിപ്ലക്‌സർ_ഔട്ട്_ചാനൽ ഔട്ട്പുട്ട് 11
മൾട്ടിപ്ലക്‌സർ_ഇൻ_ഡാറ്റ ഇൻപുട്ട് 72 മൾട്ടിപ്ലക്‌സറിന്റെ In1 പോർട്ടിലേക്കുള്ള അവലോൺ സ്ട്രീമിംഗ് ഇൻപുട്ട്.
HDMI TX വീഡിയോ Vsync. ഈ സിഗ്നൽ ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഡൊമെയ്‌നിലേക്ക് സമന്വയിപ്പിക്കണം.
ഈ സിഗ്നലിൻ്റെ റൈസിംഗ് അറ്റത്തുള്ള സഹായ സ്ട്രീമിലേക്ക് കോർ HDR ഇൻഫോഫ്രെയിമിനെ ചേർക്കുന്നു.
മൾട്ടിപ്ലക്‌സർ_ഇൻ_സാധുത ഇൻപുട്ട് 1
മൾട്ടിപ്ലക്‌സർ_ഇൻ_റെഡി ഇൻപുട്ട് 1
മൾട്ടിപ്ലക്സർ_ഇൻ_സ്റ്റാർട്ടോഫ്പാക്കറ്റ് ഇൻപുട്ട് 1
മൾട്ടിപ്ലക്‌സർ_ഇൻ_എൻഡോഫ്‌പാക്കറ്റ്
hdmi_tx_vsync		 ഇൻപുട്ട്
ഇൻപുട്ട്		 1
1

പട്ടിക 38. HDR ഡാറ്റ മൊഡ്യൂൾ (altera_hdmi_hdr_infoframe) സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
hb0 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 0: ഇൻഫോഫ്രെയിം തരം കോഡ്.
hb1 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 1: ഇൻഫോഫ്രെയിം പതിപ്പ് നമ്പർ.
hb2 ഔട്ട്പുട്ട് 8 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഹെഡർ ബൈറ്റ് 2: ഇൻഫോഫ്രെയിമിന്റെ ദൈർഘ്യം.
pb ഇൻപുട്ട് 224 ഡൈനാമിക് റേഞ്ചിന്റെയും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിമിന്റെയും ഡാറ്റാ ബൈറ്റ്.

പട്ടിക 39. ഡൈനാമിക് റേഞ്ചും മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം ഡാറ്റ ബണ്ടിൽ ബിറ്റ്-ഫീൽഡുകളും

ബിറ്റ്-ഫീൽഡ്

 നിർവ്വചനം

സ്റ്റാറ്റിക് മെറ്റാഡാറ്റ തരം 1
7:0 ഡാറ്റ ബൈറ്റ് 1: {5'h0, EOTF[2:0]}
15:8 ഡാറ്റ ബൈറ്റ് 2: {5'h0, Static_Metadata_Descriptor_ID[2:0]}
23:16 ഡാറ്റ ബൈറ്റ് 3: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[0], LSB
31:24 ഡാറ്റ ബൈറ്റ് 4: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[0], MSB
39:32 ഡാറ്റ ബൈറ്റ് 5: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[0], LSB
47:40 ഡാറ്റ ബൈറ്റ് 6: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[0], MSB
55:48 ഡാറ്റ ബൈറ്റ് 7: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[1], LSB
63:56 ഡാറ്റ ബൈറ്റ് 8: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[1], MSB
71:64 ഡാറ്റ ബൈറ്റ് 9: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[1], LSB
79:72 ഡാറ്റ ബൈറ്റ് 10: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[1], MSB
87:80 ഡാറ്റ ബൈറ്റ് 11: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[2], LSB
95:88 ഡാറ്റ ബൈറ്റ് 12: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_x[2], MSB
103:96 ഡാറ്റ ബൈറ്റ് 13: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[2], LSB
111:104 ഡാറ്റ ബൈറ്റ് 14: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ display_primaries_y[2], MSB
119:112 ഡാറ്റ ബൈറ്റ് 15: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_x, LSB
127:120 ഡാറ്റ ബൈറ്റ് 16: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_x, MSB
135:128 ഡാറ്റ ബൈറ്റ് 17: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_y, LSB
143:136 ഡാറ്റ ബൈറ്റ് 18: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ white_point_y, MSB
151:144 ഡാറ്റ ബൈറ്റ് 19: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ max_display_mastering_luminance, LSB
159:152 ഡാറ്റ ബൈറ്റ് 20: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ max_display_mastering_luminance, MSB
167:160 ഡാറ്റ ബൈറ്റ് 21: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ min_display_mastering_luminance, LSB
175:168 ഡാറ്റ ബൈറ്റ് 22: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ min_display_mastering_luminance, MSB
183:176 ഡാറ്റ ബൈറ്റ് 23: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഉള്ളടക്ക ലൈറ്റ് ലെവൽ, LSB
191:184 ഡാറ്റ ബൈറ്റ് 24: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഉള്ളടക്ക ലൈറ്റ് ലെവൽ, MSB
199:192 ഡാറ്റ ബൈറ്റ് 25: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഫ്രെയിം-ശരാശരി ലൈറ്റ് ലെവൽ, LSB
207:200 ഡാറ്റ ബൈറ്റ് 26: സ്റ്റാറ്റിക്_മെറ്റാഡാറ്റ_ഡിസ്ക്രിപ്റ്റർ പരമാവധി ഫ്രെയിം-ശരാശരി ലൈറ്റ് ലെവൽ, MSB
215:208 സംവരണം
223:216 സംവരണം

HDR ഇൻസേർഷനും ഫിൽട്ടറിംഗും പ്രവർത്തനരഹിതമാക്കുന്നു
HDR ഇൻസേർഷനും ഫിൽട്ടറും പ്രവർത്തനരഹിതമാക്കുന്നത്, RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ എക്സിയിൽ ഒരു മാറ്റവും കൂടാതെ സോഴ്സ് ഓക്സിലറി സ്ട്രീമിൽ ഇതിനകം ലഭ്യമായ HDR ഉള്ളടക്കത്തിന്റെ പുനഃസംപ്രേഷണം പരിശോധിക്കാൻ നിങ്ങളെ പ്രാപ്തരാക്കുന്നു.ample.
HDR ഇൻഫോഫ്രെയിം ഉൾപ്പെടുത്തലും ഫിൽട്ടറിംഗും പ്രവർത്തനരഹിതമാക്കാൻ:

  1. rxtx_link.v-ൽ block_ext_hdr_infoframe 1'b0 ആയി സജ്ജമാക്കുക file സഹായ സ്ട്രീമിൽ നിന്ന് HDR ഇൻഫോഫ്രെയിം ഫിൽട്ടർ ചെയ്യുന്നത് തടയാൻ.
  2. altera_hdmi_aux_hdr.v-ൽ avalon_st_multiplexer ഇൻസ്‌റ്റൻസിന്റെ മൾട്ടിപ്ലക്‌സർ_ഇൻ0_സാധുത സജ്ജമാക്കുക file അധിക എച്ച്ഡിആർ ഇൻഫോഫ്രെയിം രൂപീകരിക്കുന്നതിൽ നിന്നും ടിഎക്സ് ഓക്സിലറി സ്ട്രീമിലേക്ക് ചേർക്കുന്നതിൽ നിന്നും ഓക്സിലറി പാക്കറ്റ് ജനറേറ്ററിനെ തടയുന്നതിന് 1'b0 വരെ.

3.6 ക്ലോക്കിംഗ് സ്കീം
ക്ലോക്കിംഗ് സ്കീം HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിയിലെ ക്ലോക്ക് ഡൊമെയ്‌നുകളെ ചിത്രീകരിക്കുന്നുample.
ചിത്രം 26. HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ ക്ലോക്കിംഗ് സ്കീം (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ)intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 9ചിത്രം 27. HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ ക്ലോക്കിംഗ് സ്കീം (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 10പട്ടിക 40. ക്ലോക്കിംഗ് സ്കീം സിഗ്നലുകൾ

ക്ലോക്ക് ഡിസൈനിലെ സിഗ്നൽ നാമം

വിവരണം
TX IOPLL/ TX PLL റഫറൻസ് ക്ലോക്ക് 1 hdmi_clk_in TX IOPLL, TX PLL എന്നിവയിലേക്കുള്ള റഫറൻസ് ക്ലോക്ക്. HDMI TX TMDS ക്ലോക്ക് ചാനലിൽ നിന്ന് പ്രതീക്ഷിക്കുന്ന TMDS ക്ലോക്ക് ഫ്രീക്വൻസിക്ക് തുല്യമാണ് ക്ലോക്ക് ഫ്രീക്വൻസി.
ഇതിനായി HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample, ഈ ക്ലോക്ക് പ്രദർശന ആവശ്യത്തിനായി RX TMDS ക്ലോക്കുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു. നിങ്ങളുടെ ആപ്ലിക്കേഷനിൽ, മികച്ച ചലനാത്മക പ്രകടനത്തിനായി ഒരു പ്രോഗ്രാമബിൾ ഓസിലേറ്ററിൽ നിന്ന് ടിഎംഡിഎസ് ക്ലോക്ക് ഫ്രീക്വൻസിയുള്ള ഒരു സമർപ്പിത ക്ലോക്ക് നൽകേണ്ടതുണ്ട്.
കുറിപ്പ്: TX PLL റഫറൻസ് ക്ലോക്ക് ആയി ഒരു ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കരുത്. നിങ്ങൾ HDMI TX refclk ഒരു RX പിന്നിൽ സ്ഥാപിച്ചാൽ നിങ്ങളുടെ ഡിസൈൻ അനുയോജ്യമാകില്ല.
TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് tx_clk ട്രാൻസ്‌സീവറിൽ നിന്ന് ക്ലോക്ക് ഔട്ട് വീണ്ടെടുത്തു, ഓരോ ക്ലോക്കും ഡാറ്റ നിരക്കും ചിഹ്നങ്ങളും അനുസരിച്ച് ആവൃത്തി വ്യത്യാസപ്പെടുന്നു.
TX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് ഫ്രീക്വൻസി = ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക്/ (ഒരു ക്ലോക്കിലെ ചിഹ്നം*10)
TX PLL സീരിയൽ ക്ലോക്ക് tx_bonding_clocks TX PLL സൃഷ്ടിച്ച സീരിയൽ ഫാസ്റ്റ് ക്ലോക്ക്. ഡാറ്റ നിരക്കിനെ അടിസ്ഥാനമാക്കിയാണ് ക്ലോക്ക് ഫ്രീക്വൻസി സജ്ജീകരിച്ചിരിക്കുന്നത്.
TX/RX ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ls_clk (ൽ ക്ലിക്ക് ചെയ്യുക) ലിങ്ക് സ്പീഡ് ക്ലോക്ക്. ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഫ്രീക്വൻസി പ്രതീക്ഷിക്കുന്ന ടിഎംഡിഎസ് ക്ലോക്ക് ഫ്രീക്വൻസി, ഓവറുകളെ ആശ്രയിച്ചിരിക്കുന്നുampലിംഗ് ഫാക്ടർ, ഓരോ ക്ലോക്കിനും ചിഹ്നങ്ങൾ, TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം.
TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഫ്രീക്വൻസി
0 TMDS ക്ലോക്ക് ഫ്രീക്വൻസി/ ഓരോ ക്ലോക്കിനും ചിഹ്നം
1 TMDS ക്ലോക്ക് ഫ്രീക്വൻസി *4 / ഓരോ ക്ലോക്കിനും ചിഹ്നം
TX/RX വീഡിയോ ക്ലോക്ക് vid_clk വീഡിയോ ഡാറ്റ ക്ലോക്ക്. വർണ്ണ ഡെപ്‌ത് അടിസ്ഥാനമാക്കിയുള്ള TX ലിങ്ക് സ്പീഡ് ക്ലോക്കിൽ നിന്നാണ് വീഡിയോ ഡാറ്റ ക്ലോക്ക് ഫ്രീക്വൻസി ഉരുത്തിരിഞ്ഞത്.
TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം വീഡിയോ ഡാറ്റ ക്ലോക്ക് ഫ്രീക്വൻസി
0 TMDS ക്ലോക്ക്/ ഓരോ ക്ലോക്കിനും ചിഹ്നം/ കളർ ഡെപ്ത് ഫാക്ടർ
1 TMDS ക്ലോക്ക് *4 / ഓരോ ക്ലോക്കിനും ചിഹ്നം/ കളർ ഡെപ്ത് ഫാക്ടർ
ഓരോ നിറത്തിനും ബിറ്റുകൾ കളർ ഡെപ്ത് ഫാക്ടർ
8 1
10 1.25
12 1.5
16 2.0
RX TMDS ക്ലോക്ക് tmds_clk_in HDMI RX-ൽ നിന്നുള്ള TMDS ക്ലോക്ക് ചാനൽ, IOPLL-ലേക്ക് റഫറൻസ് ക്ലോക്കിലേക്ക് കണക്ട് ചെയ്യുന്നു.
RX CDR റഫറൻസ് ക്ലോക്ക് 0 /TX PLL റഫറൻസ് ക്ലോക്ക് 0 fr_clk RX CDR, TX PLL എന്നിവയിലേക്ക് സൗജന്യ റഫറൻസ് ക്ലോക്ക് പ്രവർത്തിക്കുന്നു. പവർ-അപ്പ് കാലിബ്രേഷന് ഈ ക്ലോക്ക് ആവശ്യമാണ്.
RX CDR റഫറൻസ് ക്ലോക്ക് 1 iopll_outclk0 RX ട്രാൻസ്‌സീവറിന്റെ RX CDR-ലേക്കുള്ള റഫറൻസ് ക്ലോക്ക്.
ഡാറ്റ നിരക്ക് RX റഫറൻസ് ക്ലോക്ക് ഫ്രീക്വൻസി
ഡാറ്റ നിരക്ക് <1 Gbps 5× TMDS ക്ലോക്ക് ഫ്രീക്വൻസി
1 Gbps< ഡാറ്റ നിരക്ക്

<3.4 ജിബിപിഎസ്

 TMDS ക്ലോക്ക് ഫ്രീക്വൻസി
ഡാറ്റ നിരക്ക്>3.4 Gbps 4× TMDS ക്ലോക്ക് ഫ്രീക്വൻസി
• ഡാറ്റ നിരക്ക് <1 Gbps: ഓവറുകൾക്ക്ampട്രാൻസ്‌സിവർ മിനിമം ഡാറ്റാ നിരക്ക് ആവശ്യകത നിറവേറ്റാൻ ling.
• ഡാറ്റ നിരക്ക് >3.4 Gbps: 1/40-ൽ ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്കും ക്ലോക്ക് അനുപാതവും നിലനിർത്തുന്നതിന് TMDS ബിറ്റ് റേറ്റും ക്ലോക്ക് അനുപാതവും 1/10 ആയി നികത്താൻ.
കുറിപ്പ്: ഒരു CDR റഫറൻസ് ക്ലോക്ക് ആയി ഒരു ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കരുത്. നിങ്ങൾ HDMI RX refclk ഒരു RX പിന്നിൽ സ്ഥാപിക്കുകയാണെങ്കിൽ നിങ്ങളുടെ ഡിസൈൻ അനുയോജ്യമാകില്ല.
RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് rx_clk ട്രാൻസ്‌സീവറിൽ നിന്ന് ക്ലോക്ക് ഔട്ട് വീണ്ടെടുത്തു, ഓരോ ക്ലോക്കും ഡാറ്റ നിരക്കും ചിഹ്നങ്ങളും അനുസരിച്ച് ആവൃത്തി വ്യത്യാസപ്പെടുന്നു.

RX ട്രാൻസ്‌സിവർ ക്ലോക്ക് ഔട്ട് ഫ്രീക്വൻസി = ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക്/ (ഒരു ക്ലോക്കിന് ചിഹ്നം*10)
മാനേജ്മെന്റ് ക്ലോക്ക് mgmt_clk ഈ ഘടകങ്ങൾക്കായി സൗജന്യമായി പ്രവർത്തിക്കുന്ന 100 MHz ക്ലോക്ക്:
• പുനർക്രമീകരണത്തിനുള്ള അവലോൺ-എംഎം ഇന്റർഫേസുകൾ
— 100- 125 MHz ന് ഇടയിലാണ് ഫ്രീക്വൻസി റേഞ്ച് ആവശ്യകത.
•, ട്രാൻസ്‌സിവർ റീസെറ്റ് സീക്വൻസിനുള്ള PHY റീസെറ്റ് കൺട്രോളർ
— 1–500 മെഗാഹെർട്‌സിന് ഇടയിലാണ് ഫ്രീക്വൻസി ശ്രേണി ആവശ്യകത.
• IOPLL പുനഃക്രമീകരണം
— പരമാവധി ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആണ്.
• മാനേജ്മെന്റിനുള്ള RX റീകോൺഫിഗറേഷൻ
• സിപിയു
• I2C മാസ്റ്റർ
I2C ക്ലോക്ക് i2c_clk I100C സ്ലേവിനെ ക്ലോക്ക് ചെയ്യുന്ന ഒരു 2 MHz ക്ലോക്ക് ഇൻപുട്ട്, HDMI RX കോറിൽ SCDC രജിസ്റ്റർ ചെയ്യുന്നു, EDID റാം.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • CDR റഫറൻസ് ക്ലോക്കായി ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കുന്നു
  • TX PLL റഫറൻസ് ക്ലോക്കായി ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കുന്നു

3.7 ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടികകൾ HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻ സിഗ്നലുകൾ ലിസ്റ്റ്ample.
പട്ടിക 41. ഉയർന്ന തലത്തിലുള്ള സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
ഓൺ-ബോർഡ് ഓസിലേറ്റർ സിഗ്നൽ
clk_fpga_b3_p ഇൻപുട്ട് 1 കോർ റഫറൻസ് ക്ലോക്കിനായി 100 MHz സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക്
REFCLK_FMCB_P (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1 ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്കിനായി 625 MHz സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക്; ഈ ക്ലോക്ക് ഏത് ആവൃത്തിയിലും ആകാം
യൂസർ പുഷ് ബട്ടണുകളും എൽഇഡികളും
user_pb ഇൻപുട്ട് 1 HDMI ഇന്റൽ FPGA IP ഡിസൈൻ പ്രവർത്തനം നിയന്ത്രിക്കാൻ ബട്ടൺ അമർത്തുക
cpu_resetn ഇൻപുട്ട് 1 ഗ്ലോബൽ റീസെറ്റ്
user_led_g ഔട്ട്പുട്ട് 4 പച്ച എൽഇഡി ഡിസ്പ്ലേ
LED ഫംഗ്‌ഷനുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 89-ലെ ഹാർഡ്‌വെയർ സെറ്റപ്പ് കാണുക.
user_led_r ഔട്ട്പുട്ട് 4 ചുവന്ന എൽഇഡി ഡിസ്പ്ലേ
LED ഫംഗ്‌ഷനുകളെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 89-ലെ ഹാർഡ്‌വെയർ സെറ്റപ്പ് കാണുക.
എഫ്എംസി പോർട്ടിൽ എച്ച്ഡിഎംഐ എഫ്എംസി ഡോട്ടർ കാർഡ് പിന്നുകൾ
fmcb_gbtclk_m2c_p_0 ഇൻപുട്ട് 1 HDMI RX TMDS ക്ലോക്ക്
fmcb_dp_m2c_p ഇൻപുട്ട് 3 HDMI RX ചുവപ്പ്, പച്ച, നീല ഡാറ്റ ചാനലുകൾ
• ബിടെക് മകൾ കാർഡ് റിവിഷൻ 11
— [0]: RX TMDS ചാനൽ 1 (പച്ച)
— [1]: RX TMDS ചാനൽ 2 (ചുവപ്പ്)
— [2]: RX TMDS ചാനൽ 0 (നീല)
• ബിടെക് മകൾ കാർഡ് റിവിഷൻ 4 അല്ലെങ്കിൽ 6
— [0]: RX TMDS ചാനൽ 1 (പച്ച)- ധ്രുവത വിപരീതമായി
— [1]: RX TMDS ചാനൽ 0 (നീല)- ധ്രുവത വിപരീതമായി
— [2]: RX TMDS ചാനൽ 2 (ചുവപ്പ്)- ധ്രുവത വിപരീതമായി
fmcb_dp_c2m_p ഔട്ട്പുട്ട് 4 HDMI TX ക്ലോക്ക്, ചുവപ്പ്, പച്ച, നീല ഡാറ്റ ചാനലുകൾ
• ബിടെക് മകൾ കാർഡ് റിവിഷൻ 11
— [0]: TX TMDS ചാനൽ 2 (ചുവപ്പ്)
— [1]: TX TMDS ചാനൽ 1 (പച്ച)
— [2]: TX TMDS ചാനൽ 0 (നീല)
— [3]: TX TMDS ക്ലോക്ക് ചാനൽ
• ബിടെക് മകൾ കാർഡ് റിവിഷൻ 4 അല്ലെങ്കിൽ 6
— [0]: TX TMDS ക്ലോക്ക് ചാനൽ
— [1]: TX TMDS ചാനൽ 0 (നീല)
— [2]: TX TMDS ചാനൽ 1 (പച്ച)
— [3]: TX TMDS ചാനൽ 2 (ചുവപ്പ്)
fmcb_la_rx_p_9 ഇൻപുട്ട് 1 HDMI RX +5V പവർ കണ്ടെത്തൽ
fmcb_la_rx_p_8 ഇൻഔട്ട് 1 HDMI RX ഹോട്ട് പ്ലഗ് കണ്ടെത്തൽ
fmcb_la_rx_n_8 ഇൻഔട്ട് 1 DDC, SCDC എന്നിവയ്ക്കുള്ള HDMI RX I2C SDA
fmcb_la_tx_p_10 ഇൻപുട്ട് 1 DDC, SCDC എന്നിവയ്‌ക്കായുള്ള HDMI RX I2C SCL
fmcb_la_tx_p_12 ഇൻപുട്ട് 1 HDMI TX ഹോട്ട് പ്ലഗ് കണ്ടെത്തൽ
fmcb_la_tx_n_12 ഇൻഔട്ട് 1 DDC, SCDC എന്നിവയ്ക്കുള്ള HDMI I2C SDA
fmcb_la_rx_p_10 ഇൻഔട്ട് 1 DDC, SCDC എന്നിവയ്‌ക്കായുള്ള HDMI I2C SCL
fmcb_la_tx_p_11 ഇൻഔട്ട് 1 റീഡ്രൈവർ നിയന്ത്രണത്തിനായി HDMI I2C SDA
fmcb_la_rx_n_9 ഇൻഔട്ട് 1 റീഡ്രൈവർ നിയന്ത്രണത്തിനായി HDMI I2C SCL

പട്ടിക 42. HDMI RX ടോപ്പ്-ലെവൽ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി

വിവരണം
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
mgmt_clk ഇൻപുട്ട് 1 സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട് (100 MHz)
fr_clk (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1 പ്രൈമറി ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്കിനുള്ള സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക് (625 MHz). പവർ-അപ്പ് അവസ്ഥയിൽ ട്രാൻസ്‌സിവർ കാലിബ്രേഷന് ഈ ക്ലോക്ക് ആവശ്യമാണ്. ഈ ക്ലോക്ക് ഏത് ആവൃത്തിയിലും ആകാം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിസ്റ്റം റീസെറ്റ് ഇൻപുട്ട്

സിഗ്നൽ

 ദിശ വീതി

വിവരണം
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
reset_xcvr_powerup (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ) ഇൻപുട്ട് 1 ട്രാൻസ്‌സിവർ റീസെറ്റ് ഇൻപുട്ട്. പവർ-അപ്പ് അവസ്ഥയിൽ റഫറൻസ് ക്ലോക്ക് മാറുന്ന പ്രക്രിയയിൽ (ഫ്രീ റണ്ണിംഗ് ക്ലോക്കിൽ നിന്ന് TMDS ക്ലോക്കിലേക്ക്) ഈ സിഗ്നൽ ഉറപ്പിക്കുന്നു.
tmds_clk_in ഇൻപുട്ട് 1 HDMI RX TMDS ക്ലോക്ക്
i2c_clk ഇൻപുട്ട് 1 DDC, SCDC ഇൻ്റർഫേസിനുള്ള ക്ലോക്ക് ഇൻപുട്ട്
vid_clk_out ഔട്ട്പുട്ട് 1 വീഡിയോ ക്ലോക്ക് ഔട്ട്പുട്ട്
ls_clk_out ഔട്ട്പുട്ട് 1 ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഔട്ട്പുട്ട്
sys_init (സി.എസ്.ഇനിറ്റ്) ഔട്ട്പുട്ട് 1 പവർ-അപ്പ് ചെയ്യുമ്പോൾ സിസ്റ്റം പുനഃസജ്ജമാക്കുന്നതിനുള്ള സിസ്റ്റം സമാരംഭം
RX ട്രാൻസ്‌സീവറും IOPLL സിഗ്നലുകളും
rx_serial_data ഇൻപുട്ട് 3 RX നേറ്റീവ് PHY-ലേക്കുള്ള HDMI സീരിയൽ ഡാറ്റ
gxb_rx_ready ഔട്ട്പുട്ട് 1 RX നേറ്റീവ് PHY തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു
gxb_rx_cal_busy_out ഔട്ട്പുട്ട് 3 RX നേറ്റീവ് PHY കാലിബ്രേഷൻ ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്ക് തിരക്കിലാണ്
gxb_rx_cal_busy_in ഇൻപുട്ട് 3 ട്രാൻസ്‌സിവർ ആർബിറ്ററിൽ നിന്ന് RX നേറ്റീവ് PHY ലേക്ക് കാലിബ്രേഷൻ തിരക്കുള്ള സിഗ്നൽ
iopll_locked ഔട്ട്പുട്ട് 1 IOPLL ലോക്ക് ചെയ്തതായി സൂചിപ്പിക്കുക
gxb_reconfig_write ഇൻപുട്ട് 3 ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ Avalon-MM ഇന്റർഫേസ് RX നേറ്റീവ് PHY മുതൽ ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്ക്
gxb_reconfig_read ഇൻപുട്ട് 3
gxb_reconfig_address ഇൻപുട്ട് 30
gxb_reconfig_writedata ഇൻപുട്ട് 96
gxb_reconfig_readdata ഔട്ട്പുട്ട് 96
gxb_reconfig_waitrequest ഔട്ട്പുട്ട് 3
RX റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ്
rx_reconfig_en ഔട്ട്പുട്ട് 1 RX റീകോൺഫിഗറേഷൻ സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കുന്നു
അളവ് ഔട്ട്പുട്ട് 24 HDMI RX TMDS ക്ലോക്ക് ഫ്രീക്വൻസി അളക്കൽ (10 ms ൽ)
അളവ്_സാധുതയുള്ളത് ഔട്ട്പുട്ട് 1 അളവ് സിഗ്നൽ സാധുവാണെന്ന് സൂചിപ്പിക്കുന്നു
os ഔട്ട്പുട്ട് 1 ഓവർampലിംഗ് ഫാക്ടർ:
• 0: ഓവറുകളില്ലampലിംഗം
• 1: 5× ഓവറുകൾampലിംഗം
reconfig_mgmt_write ഔട്ട്പുട്ട് 1 ആർഎക്‌സ് റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റ് അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ് ടു ട്രാൻസ്‌സിവർ ആർബിറ്റർ
reconfig_mgmt_read ഔട്ട്പുട്ട് 1
reconfig_mgmt_address ഔട്ട്പുട്ട് 12
reconfig_mgmt_writedata ഔട്ട്പുട്ട് 32
reconfig_mgmt_readdata ഇൻപുട്ട് 32
reconfig_mgmt_waitrequest ഇൻപുട്ട് 1
HDMI RX കോർ സിഗ്നലുകൾ
TMDS_Bit_clock_Ratio ഔട്ട്പുട്ട് 1 SCDC രജിസ്റ്റർ ഇന്റർഫേസുകൾ
ഓഡിയോ_ഡി ഔട്ട്പുട്ട് 1 HDMI RX കോർ ഓഡിയോ ഇന്റർഫേസുകൾ
കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സിങ്ക് ഇന്റർഫേസ് വിഭാഗം കാണുക.
ഓഡിയോ_ഡാറ്റ ഔട്ട്പുട്ട് 256
ഓഡിയോ_ഇൻഫോ_എഐ ഔട്ട്പുട്ട് 48
ഓഡിയോ_എൻ ഔട്ട്പുട്ട് 20
ഓഡിയോ_CTS ഔട്ട്പുട്ട് 20
ഓഡിയോ_മെറ്റാഡാറ്റ ഔട്ട്പുട്ട് 165
ഓഡിയോ_ഫോർമാറ്റ് ഔട്ട്പുട്ട് 5
aux_pkt_data ഔട്ട്പുട്ട് 72 HDMI RX കോർ ഓക്സിലറി ഇന്റർഫേസുകൾ
കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സിങ്ക് ഇന്റർഫേസ് വിഭാഗം കാണുക.
aux_pkt_addr ഔട്ട്പുട്ട് 6
aux_pkt_wr ഔട്ട്പുട്ട് 1
aux_data ഔട്ട്പുട്ട് 72
aux_sop ഔട്ട്പുട്ട് 1
aux_eop ഔട്ട്പുട്ട് 1
aux_valid ഔട്ട്പുട്ട് 1
aux_error ഔട്ട്പുട്ട് 1
ജിസിപി ഔട്ട്പുട്ട് 6 HDMI RX കോർ സൈഡ്ബാൻഡ് സിഗ്നലുകൾ
കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സിങ്ക് ഇന്റർഫേസ് വിഭാഗം കാണുക.
info_avi ഔട്ട്പുട്ട് 112
info_vsi ഔട്ട്പുട്ട് 61
colordepth_mgmt_sync ഔട്ട്പുട്ട് 2
vid_data ഔട്ട്പുട്ട് N*48 HDMI RX കോർ വീഡിയോ പോർട്ടുകൾ
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
vid_vsync ഔട്ട്പുട്ട് N
vid_hsync ഔട്ട്പുട്ട് N
vid_de ഔട്ട്പുട്ട് N
മോഡ് ഔട്ട്പുട്ട് 1 HDMI RX കോർ നിയന്ത്രണവും സ്റ്റാറ്റസ് പോർട്ടുകളും
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
റഫർ ചെയ്യുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
ctrl ഔട്ട്പുട്ട് N*6
പൂട്ടി ഔട്ട്പുട്ട് 3
vid_lock ഔട്ട്പുട്ട് 1
in_5v_power ഇൻപുട്ട് 1 HDMI RX 5V കണ്ടെത്തലും ഹോട്ട്പ്ലഗ് കണ്ടെത്തലും കാണുക സിങ്ക് ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
hdmi_rx_hpd_n ഇൻഔട്ട് 1
hdmi_rx_i2c_sda ഇൻഔട്ട് 1 HDMI RX DDC, SCDC ഇന്റർഫേസ്
hdmi_rx_i2c_scl ഇൻഔട്ട് 1
RX EDID റാം സിഗ്നലുകൾ
edid_ram_access ഇൻപുട്ട് 1 HDMI RX EDID റാം ആക്സസ് ഇന്റർഫേസ്.
EDID RAM-ൽ നിന്ന് എഴുതാനോ വായിക്കാനോ താൽപ്പര്യപ്പെടുമ്പോൾ edid_ram_access ഉറപ്പിക്കുക, അല്ലാത്തപക്ഷം ഈ സിഗ്നൽ കുറവായിരിക്കണം.
എഡിറ്റ്_റാം_വിലാസം ഇൻപുട്ട് 8
edid_ram_write ഇൻപുട്ട് 1
എഡിറ്റ്_റാം_വായിച്ചു ഇൻപുട്ട് 1
edid_ram_readdata ഔട്ട്പുട്ട് 8
edid_ram_writedadata ഇൻപുട്ട് 8
edid_ram_waitrequest ഔട്ട്പുട്ട് 1

പട്ടിക 43. HDMI TX ടോപ്പ്-ലെവൽ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
ക്ലോക്ക്, സിഗ്നലുകൾ റീസെറ്റ് ചെയ്യുക
mgmt_clk ഇൻപുട്ട് 1 സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട് (100 MHz)
fr_clk (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1 പ്രൈമറി ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്കിനുള്ള സൗജന്യ റണ്ണിംഗ് ക്ലോക്ക് (625 MHz). പവർ-അപ്പ് അവസ്ഥയിൽ ട്രാൻസ്‌സിവർ കാലിബ്രേഷന് ഈ ക്ലോക്ക് ആവശ്യമാണ്. ഈ ക്ലോക്ക് ഏത് ആവൃത്തിയിലും ആകാം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിസ്റ്റം റീസെറ്റ് ഇൻപുട്ട്
hdmi_clk_in ഇൻപുട്ട് 1 TX IOPLL, TX PLL എന്നിവയിലേക്കുള്ള റഫറൻസ് ക്ലോക്ക്. ക്ലോക്ക് ഫ്രീക്വൻസി ടിഎംഡിഎസ് ക്ലോക്ക് ഫ്രീക്വൻസിക്ക് തുല്യമാണ്.
vid_clk_out ഔട്ട്പുട്ട് 1 വീഡിയോ ക്ലോക്ക് ഔട്ട്പുട്ട്
ls_clk_out ഔട്ട്പുട്ട് 1 ലിങ്ക് സ്പീഡ് ക്ലോക്ക് ഔട്ട്പുട്ട്
sys_init (സി.എസ്.ഇനിറ്റ്) ഔട്ട്പുട്ട് 1 പവർ-അപ്പ് ചെയ്യുമ്പോൾ സിസ്റ്റം പുനഃസജ്ജമാക്കുന്നതിനുള്ള സിസ്റ്റം സമാരംഭം
reset_xcvr ഇൻപുട്ട് 1 TX ട്രാൻസ്‌സിവറിലേക്ക് പുനഃസജ്ജമാക്കുക
reset_plll ഇൻപുട്ട് 1 IOPLL, TX PLL എന്നിവയിലേക്ക് പുനഃസജ്ജമാക്കുക
reset_pll_reconfig ഔട്ട്പുട്ട് 1 PLL റീകോൺഫിഗറേഷനിലേക്ക് പുനഃസജ്ജമാക്കുക
TX ട്രാൻസ്‌സീവറും IOPLL സിഗ്നലുകളും
tx_serial_data ഔട്ട്പുട്ട് 4 TX നേറ്റീവ് PHY-ൽ നിന്നുള്ള HDMI സീരിയൽ ഡാറ്റ
gxb_tx_ready ഔട്ട്പുട്ട് 1 TX നേറ്റീവ് PHY തയ്യാറാണെന്ന് സൂചിപ്പിക്കുന്നു
gxb_tx_cal_busy_out ഔട്ട്പുട്ട് 4 ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്കുള്ള TX നേറ്റീവ് PHY കാലിബ്രേഷൻ തിരക്കേറിയ സിഗ്നൽ
gxb_tx_cal_busy_in ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ ആർബിറ്ററിൽ നിന്ന് TX നേറ്റീവ് PHY ലേക്ക് കാലിബ്രേഷൻ തിരക്കുള്ള സിഗ്നൽ
TX ട്രാൻസ്‌സീവറും IOPLL സിഗ്നലുകളും
iopll_locked ഔട്ട്പുട്ട് 1 IOPLL ലോക്ക് ചെയ്തതായി സൂചിപ്പിക്കുക
txpll_locked ഔട്ട്പുട്ട് 1 TX PLL ലോക്ക് ചെയ്തതായി സൂചിപ്പിക്കുക
gxb_reconfig_write ഇൻപുട്ട് 4 ട്രാൻസ്‌സിവർ റീകോൺഫിഗറേഷൻ TX നേറ്റീവ് PHY-ൽ നിന്ന് ട്രാൻസ്‌സിവർ ആർബിറ്ററിലേക്കുള്ള അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസ്
gxb_reconfig_read ഇൻപുട്ട് 4
gxb_reconfig_address ഇൻപുട്ട് 40
gxb_reconfig_writedata ഇൻപുട്ട് 128
gxb_reconfig_readdata ഔട്ട്പുട്ട് 128
gxb_reconfig_waitrequest ഔട്ട്പുട്ട് 4
TX IOPLL, TX PLL പുനർക്രമീകരണ സിഗ്നലുകൾ
pll_reconfig_write/ tx_pll_reconfig_write ഇൻപുട്ട് 1 TX IOPLL/TX PLL പുനഃക്രമീകരണം Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
pll_reconfig_read/ tx_pll_reconfig_read ഇൻപുട്ട് 1
pll_reconfig_address/ tx_pll_reconfig_address ഇൻപുട്ട് 10
pll_reconfig_writedata/ tx_pll_reconfig_writedata ഇൻപുട്ട് 32
pll_reconfig_readdata/ tx_pll_reconfig_readdata ഔട്ട്പുട്ട് 32
pll_reconfig_waitrequest/ tx_pll_reconfig_waitrequest ഔട്ട്പുട്ട് 1
os ഇൻപുട്ട് 2 ഓവർampലിംഗ് ഫാക്ടർ:
• 0: ഓവറുകളില്ലampലിംഗം
• 1: 3× ഓവറുകൾampലിംഗം
• 2: 4× ഓവറുകൾampലിംഗം
• 3: 5× ഓവറുകൾampലിംഗം
അളവ് ഇൻപുട്ട് 24 പ്രക്ഷേപണം ചെയ്യുന്ന വീഡിയോ റെസല്യൂഷന്റെ TMDS ക്ലോക്ക് ഫ്രീക്വൻസി സൂചിപ്പിക്കുന്നു.
HDMI TX കോർ സിഗ്നലുകൾ
ctrl ഇൻപുട്ട് 6*N HDMI TX കോർ കൺട്രോൾ ഇന്റർഫേസുകൾ
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
എന്നതിലെ ഉറവിട ഇന്റർഫേസുകളുടെ വിഭാഗം കാണുക HDMI കൂടുതൽ വിവരങ്ങൾക്ക് Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്.
മോഡ് ഇൻപുട്ട് 1
TMDS_Bit_clock_Ratio ഇൻപുട്ട് 1 SCഡിസി രജിസ്റ്റർ ഇന്റർഫേസുകൾ

കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സോഴ്സ് ഇന്റർഫേസുകളുടെ വിഭാഗം കാണുക.
Scrambler_Enable ഇൻപുട്ട് 1
ഓഡിയോ_ഡി ഇൻപുട്ട് 1 HDMI TX കോർ ഓഡിയോ ഇന്റർഫേസുകൾ

റഫർ ചെയ്യുക ഉറവിട ഇന്റർഫേസുകൾ വിഭാഗത്തിൽ HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് കൂടുതൽ വിവരങ്ങൾക്ക്.
ഓഡിയോ_മ്യൂട്ട് ഇൻപുട്ട് 1
ഓഡിയോ_ഡാറ്റ ഇൻപുട്ട് 256
തുടർന്നു…
HDMI TX കോർ സിഗ്നലുകൾ
ഓഡിയോ_ഇൻഫോ_എഐ ഇൻപുട്ട് 49
ഓഡിയോ_എൻ ഇൻപുട്ട് 22
ഓഡിയോ_CTS ഇൻപുട്ട് 22
ഓഡിയോ_മെറ്റാഡാറ്റ ഇൻപുട്ട് 166
ഓഡിയോ_ഫോർമാറ്റ് ഇൻപുട്ട് 5
i2c_master_write ഇൻപുട്ട് 1 TX I2C മാസ്റ്റർ Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസ് TX കോറിനുള്ളിലെ I2C മാസ്റ്ററിലേക്ക്.
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ മാത്രമേ ഈ സിഗ്നലുകൾ ലഭ്യമാകൂ I2C ഉൾപ്പെടുത്തുക പരാമീറ്റർ.
i2c_master_read ഇൻപുട്ട് 1
i2c_master_address ഇൻപുട്ട് 4
i2c_master_writedata ഇൻപുട്ട് 32
i2c_master_readdata ഔട്ട്പുട്ട് 32
ഓക്സ്_റെഡി ഔട്ട്പുട്ട് 1 HDMI TX കോർ ഓക്സിലറി ഇന്റർഫേസുകൾ

കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സോഴ്സ് ഇന്റർഫേസുകളുടെ വിഭാഗം കാണുക.
aux_data ഇൻപുട്ട് 72
aux_sop ഇൻപുട്ട് 1
aux_eop ഇൻപുട്ട് 1
aux_valid ഇൻപുട്ട് 1
ജിസിപി ഇൻപുട്ട് 6 HDMI TX കോർ സൈഡ്ബാൻഡ് സിഗ്നലുകൾ
കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സോഴ്സ് ഇന്റർഫേസുകളുടെ വിഭാഗം കാണുക.
info_avi ഇൻപുട്ട് 113
info_vsi ഇൻപുട്ട് 62
vid_data ഇൻപുട്ട് N*48 HDMI TX കോർ വീഡിയോ പോർട്ടുകൾ
ശ്രദ്ധിക്കുക: N = ഓരോ ക്ലോക്കിനും ചിഹ്നങ്ങൾ
കൂടുതൽ വിവരങ്ങൾക്ക് HDMI ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിലെ സോഴ്സ് ഇന്റർഫേസുകളുടെ വിഭാഗം കാണുക.
vid_vsync ഇൻപുട്ട് N
vid_hsync ഇൻപുട്ട് N
vid_de ഇൻപുട്ട് N
I2സി, ഹോട്ട് പ്ലഗ് സിഗ്നലുകൾ കണ്ടെത്തുക
nios_tx_i2c_sda_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ സിഗ്നൽ TX കോറിൽ സ്ഥാപിച്ചിരിക്കുന്നു, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.		 ഔട്ട്പുട്ട് 1 I2C Master Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
nios_tx_i2c_scl_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ സിഗ്നൽ TX കോറിൽ സ്ഥാപിച്ചിരിക്കുന്നു, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.		 ഔട്ട്പുട്ട് 1
nios_tx_i2c_sda_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ സിഗ്നൽ TX കോറിൽ സ്ഥാപിച്ചിരിക്കുന്നു, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.		 ഇൻപുട്ട് 1
തുടർന്നു…
I2സി, ഹോട്ട് പ്ലഗ് സിഗ്നലുകൾ കണ്ടെത്തുക
nios_tx_i2c_scl_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
കുറിപ്പ്: നിങ്ങൾ ഓണാക്കുമ്പോൾ I2C ഉൾപ്പെടുത്തുക പാരാമീറ്റർ, ഈ സിഗ്നൽ TX കോറിൽ സ്ഥാപിച്ചിരിക്കുന്നു, ഈ തലത്തിൽ ദൃശ്യമാകില്ല.		 ഇൻപുട്ട് 1
nios_ti_i2c_sda_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
nios_ti_i2c_scl_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
nios_ti_i2c_sda_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
nios_ti_i2c_scl_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
hdmi_tx_i2c_sda ഇൻഔട്ട് 1 HDMI TX DDC, SCDC ഇന്റർഫേസുകൾ
hdmi_tx_i2c_scl ഇൻഔട്ട് 1
hdmi_ti_i2c_sda (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻഔട്ട് 1 Bitec ഡോട്ടർ കാർഡ് റിവിഷൻ 2 TI11 നിയന്ത്രണത്തിനായുള്ള I181C ഇൻ്റർഫേസ്
hdmi_tx_ti_i2c_sda (Intel Quartus Prime Standard Edition) ഇൻഔട്ട് 1
hdmi_ti_i2c_scl (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻഔട്ട് 1
hdmi_tx_ti_i2c_scl (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഇൻഔട്ട് 1
tx_i2c_avalon_waitrequest ഔട്ട്പുട്ട് 1 I2C മാസ്റ്ററിന്റെ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
tx_i2c_avalon_address (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 3
tx_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 8
tx_i2c_avalon_readdata (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഔട്ട്പുട്ട് 8
tx_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 1
tx_i2c_avalon_write (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഇൻപുട്ട് 1
tx_i2c_irq (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഔട്ട്പുട്ട് 1
tx_ti_i2c_avalon_waitrequest

(ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ)

 ഔട്ട്പുട്ട് 1
tx_ti_i2c_avalon_address (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 3
tx_ti_i2c_avalon_writedata (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 8
tx_ti_i2c_avalon_readdata (Intel Quartus Prime Standard Edition) ഔട്ട്പുട്ട് 8
തുടർന്നു…
I2സി, ഹോട്ട് പ്ലഗ് സിഗ്നലുകൾ കണ്ടെത്തുക
tx_ti_i2c_avalon_chipselect (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 1
tx_ti_i2c_avalon_write (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 1
tx_ti_i2c_irq (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഔട്ട്പുട്ട് 1
hdmi_tx_hpd_n ഇൻപുട്ട് 1 HDMI TX ഹോട്ട്പ്ലഗ് ഇന്റർഫേസുകൾ കണ്ടെത്തുന്നു
tx_hpd_ack ഇൻപുട്ട് 1
tx_hpd_req ഔട്ട്പുട്ട് 1

പട്ടിക 44. ട്രാൻസ്സിവർ ആർബിറ്റർ സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
clk ഇൻപുട്ട് 1 റീകോൺഫിഗറേഷൻ ക്ലോക്ക്. ഈ ക്ലോക്ക് റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്കുകളുമായി ഒരേ ക്ലോക്ക് പങ്കിടണം.
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 സിഗ്നൽ പുനഃസജ്ജമാക്കുക. ഈ പുനഃസജ്ജീകരണം, റീകോൺഫിഗറേഷൻ മാനേജ്മെന്റ് ബ്ലോക്കുകളുമായി അതേ റീസെറ്റ് പങ്കിടണം.
rx_rcfg_en ഇൻപുട്ട് 1 RX പുനർക്രമീകരണം സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കുന്നു
tx_rcfg_en ഇൻപുട്ട് 1 TX പുനഃക്രമീകരണം സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കുന്നു
rx_rcfg_ch ഇൻപുട്ട് 2 RX കോറിൽ ഏത് ചാനൽ പുനഃക്രമീകരിക്കണമെന്ന് സൂചിപ്പിക്കുന്നു. ഈ സിഗ്നൽ എപ്പോഴും ഉറപ്പിച്ചിരിക്കണം.
tx_rcfg_ch ഇൻപുട്ട് 2 TX കോറിൽ ഏത് ചാനൽ പുനഃക്രമീകരിക്കണമെന്ന് സൂചിപ്പിക്കുന്നു. ഈ സിഗ്നൽ എപ്പോഴും ഉറപ്പിച്ചിരിക്കണം.
rx_reconfig_mgmt_write ഇൻപുട്ട് 1 RX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റിൽ നിന്നുള്ള അവലോൺ-എംഎം ഇന്റർഫേസുകളുടെ പുനർക്രമീകരണം
rx_reconfig_mgmt_read ഇൻപുട്ട് 1
rx_reconfig_mgmt_address ഇൻപുട്ട് 10
rx_reconfig_mgmt_writedata ഇൻപുട്ട് 32
rx_reconfig_mgmt_readdata ഔട്ട്പുട്ട് 32
rx_reconfig_mgmt_waitrequest ഔട്ട്പുട്ട് 1
tx_reconfig_mgmt_write ഇൻപുട്ട് 1 TX റീകോൺഫിഗറേഷൻ മാനേജ്‌മെന്റിൽ നിന്നുള്ള അവലോൺ-എംഎം ഇന്റർഫേസുകളുടെ പുനർക്രമീകരണം
tx_reconfig_mgmt_read ഇൻപുട്ട് 1
tx_reconfig_mgmt_address ഇൻപുട്ട് 10
tx_reconfig_mgmt_writedata ഇൻപുട്ട് 32
tx_reconfig_mgmt_readdata ഔട്ട്പുട്ട് 32
tx_reconfig_mgmt_waitrequest ഔട്ട്പുട്ട് 1
reconfig_write ഔട്ട്പുട്ട് 1 ട്രാൻസ്‌സിവറിലേക്കുള്ള അവലോൺ-എംഎം ഇന്റർഫേസുകളുടെ പുനർക്രമീകരണം
reconfig_read ഔട്ട്പുട്ട് 1
തുടർന്നു…
സിഗ്നൽ ദിശ വീതി വിവരണം
reconfig_address ഔട്ട്പുട്ട് 10
reconfig_writedata ഔട്ട്പുട്ട് 32
rx_reconfig_readdata ഇൻപുട്ട് 32
rx_reconfig_waitrequest ഇൻപുട്ട് 1
tx_reconfig_readdata ഇൻപുട്ട് 1
tx_reconfig_waitrequest ഇൻപുട്ട് 1
rx_cal_busy ഇൻപുട്ട് 1 RX ട്രാൻസ്‌സീവറിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ
tx_cal_busy ഇൻപുട്ട് 1 TX ട്രാൻസ്‌സീവറിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ
rx_reconfig_cal_busy ഔട്ട്പുട്ട് 1 RX ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് നിയന്ത്രണത്തിലേക്കുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ
tx_reconfig_cal_busy ഔട്ട്പുട്ട് 1 TX ട്രാൻസ്‌സിവർ PHY റീസെറ്റ് കൺട്രോളിൽ നിന്നുള്ള കാലിബ്രേഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ

പട്ടിക 45. RX-TX ലിങ്ക് സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
പുനഃസജ്ജമാക്കുക ഇൻപുട്ട് 1 വീഡിയോ/ഓഡിയോ/ഓക്സിലറി/സൈഡ്ബാൻഡ്സ് FIFO ബഫറിലേക്ക് റീസെറ്റ് ചെയ്യുക.
hdmi_tx_ls_clk ഇൻപുട്ട് 1 HDMI TX ലിങ്ക് സ്പീഡ് ക്ലോക്ക്
hdmi_rx_ls_clk ഇൻപുട്ട് 1 HDMI RX ലിങ്ക് സ്പീഡ് ക്ലോക്ക്
hdmi_tx_vid_clk ഇൻപുട്ട് 1 HDMI TX വീഡിയോ ക്ലോക്ക്
hdmi_rx_vid_clk ഇൻപുട്ട് 1 HDMI RX വീഡിയോ ക്ലോക്ക്
hdmi_rx_locked ഇൻപുട്ട് 3 HDMI RX ലോക്ക് ചെയ്ത നില സൂചിപ്പിക്കുന്നു
hdmi_rx_de ഇൻപുട്ട് N HDMI RX വീഡിയോ ഇന്റർഫേസുകൾ
കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
hdmi_rx_hsync ഇൻപുട്ട് N
hdmi_rx_vsync ഇൻപുട്ട് N
hdmi_rx_data ഇൻപുട്ട് N*48
rx_audio_format ഇൻപുട്ട് 5 HDMI RX ഓഡിയോ ഇന്റർഫേസുകൾ
rx_audio_metadata ഇൻപുട്ട് 165
rx_audio_info_ai ഇൻപുട്ട് 48
rx_audio_CTS ഇൻപുട്ട് 20
rx_audio_N ഇൻപുട്ട് 20
rx_audio_de ഇൻപുട്ട് 1
rx_audio_data ഇൻപുട്ട് 256
rx_gcp ഇൻപുട്ട് 6 HDMI RX സൈഡ്ബാൻഡ് ഇന്റർഫേസുകൾ
rx_info_avi ഇൻപുട്ട് 112
rx_info_vsi ഇൻപുട്ട് 61
തുടർന്നു…
സിഗ്നൽ ദിശ വീതി വിവരണം
rx_aux_eop ഇൻപുട്ട് 1 HDMI RX ഓക്സിലറി ഇന്റർഫേസുകൾ
rx_aux_sop ഇൻപുട്ട് 1
rx_aux_valid ഇൻപുട്ട് 1
rx_aux_data ഇൻപുട്ട് 72
hdmi_tx_de ഔട്ട്പുട്ട് N HDMI TX വീഡിയോ ഇന്റർഫേസുകൾ

കുറിപ്പ്: എൻ = ഓരോ ഘടികാരത്തിനും ചിഹ്നങ്ങൾ
hdmi_tx_hsync ഔട്ട്പുട്ട് N
hdmi_tx_vsync ഔട്ട്പുട്ട് N
hdmi_tx_data ഔട്ട്പുട്ട് N*48
tx_audio_format ഔട്ട്പുട്ട് 5 HDMI TX ഓഡിയോ ഇന്റർഫേസുകൾ
tx_audio_metadata ഔട്ട്പുട്ട് 165
tx_audio_info_ai ഔട്ട്പുട്ട് 48
tx_audio_CTS ഔട്ട്പുട്ട് 20
tx_audio_N ഔട്ട്പുട്ട് 20
tx_audio_de ഔട്ട്പുട്ട് 1
tx_audio_data ഔട്ട്പുട്ട് 256
tx_gcp ഔട്ട്പുട്ട് 6 HDMI TX സൈഡ്‌ബാൻഡ് ഇൻ്റർഫേസുകൾ
tx_info_avi ഔട്ട്പുട്ട് 112
tx_info_vsi ഔട്ട്പുട്ട് 61
tx_aux_eop ഔട്ട്പുട്ട് 1 HDMI TX ഓക്സിലറി ഇന്റർഫേസുകൾ
tx_aux_sop ഔട്ട്പുട്ട് 1
tx_aux_valid ഔട്ട്പുട്ട് 1
tx_aux_data ഔട്ട്പുട്ട് 72
tx_aux_ready ഔട്ട്പുട്ട് 1

പട്ടിക 46. പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം സിഗ്നലുകൾ

സിഗ്നൽ ദിശ വീതി വിവരണം
cpu_clk (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഇൻപുട്ട് 1 സിപിയു ക്ലോക്ക്
clock_bridge_0_in_clk_clk (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
cpu_clk_reset_n (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) ഇൻപുട്ട് 1 സിപിയു പുന .സജ്ജീകരണം
reset_bridge_0_reset_reset_n (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്)
tmds_bit_clock_ratio_pio_external_connectio n_export ഇൻപുട്ട് 1 TMDS ബിറ്റ് ക്ലോക്ക് അനുപാതം
അളക്കുക_പിയോ_എക്‌സ്റ്റേണൽ_കണക്ഷൻ_എക്‌സ്‌പോർട്ട് ഇൻപുട്ട് 24 പ്രതീക്ഷിക്കുന്ന TMDS ക്ലോക്ക് ഫ്രീക്വൻസി
തുടർന്നു…
സിഗ്നൽ ദിശ വീതി വിവരണം
അളക്കുക_സാധുത_പിയോ_എക്‌സ്റ്റേണൽ_കണക്ഷൻ_എക്‌സ്‌പോർ ടി ഇൻപുട്ട് 1 അളവ് PIO സാധുതയുള്ളതാണെന്ന് സൂചിപ്പിക്കുന്നു
i2c_master_i2c_serial_sda_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1 I2C മാസ്റ്റർ ഇന്റർഫേസുകൾ
i2c_master_i2c_serial_scl_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
i2c_master_i2c_serial_sda_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
i2c_master_i2c_serial_scl_oe (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
i2c_master_ti_i2c_serial_sda_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
i2c_master_ti_i2c_serial_scl_in (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
i2c_master_ti_i2c_serial_sda_oe (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 1
i2c_master_ti_i2c_serial_scl_oe (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_address (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 3 DDC, SCDC എന്നിവയ്‌ക്കായി I2C Master Avalon മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസുകൾ
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_write (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_readdata (Intel Quartus Prime Pro Edition) ഇൻപുട്ട് 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_writedata (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 32
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_waitrequest (Intel Quartus Prime Pro Edition) ഇൻപുട്ട് 1
oc_i2c_master_av_slave_translator_avalon_an ti_slave_0_chipselect (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 1
oc_i2c_master_ti_avalon_anti_slave_address (Intel Quartus Prime Standard Edition) ഔട്ട്പുട്ട് 3 ബിടെക് മകൾ കാർഡ് റിവിഷൻ 2, T11 നിയന്ത്രണം എന്നിവയ്‌ക്കായുള്ള I1181C മാസ്റ്റർ അവലോൺ മെമ്മറി-മാപ്പ് ചെയ്‌ത ഇന്റർഫേസുകൾ
oc_i2c_master_ti_avalon_anti_slave_write (Intel Quartus Prime Standard Edition) ഔട്ട്പുട്ട് 1
oc_i2c_master_ti_avalon_anti_slave_readdata (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 32
oc_i2c_master_ti_avalon_anti_slave_writed at a (Intel Quartus Prime Standard Edition) ഔട്ട്പുട്ട് 32
oc_i2c_master_ti_avalon_anti_slave_waitrequ est (Intel Quartus Prime Standard Edition) ഇൻപുട്ട് 1
oc_i2c_master_ti_avalon_anti_slave_chipsele ct (Intel Quartus Prime Standard Edition) ഔട്ട്പുട്ട് 1
തുടർന്നു…
സിഗ്നൽ ദിശ വീതി വിവരണം
edid_ram_access_pio_external_connection_exp ort ഔട്ട്പുട്ട് 1 EDID റാം ആക്സസ് ഇന്റർഫേസുകൾ.
നിങ്ങൾക്ക് RX മുകളിലെ EDID RAM-ലേക്ക് എഴുതാനോ വായിക്കാനോ താൽപ്പര്യപ്പെടുമ്പോൾ edid_ram_access_pio_ external_connection_ എക്‌സ്‌പോർട്ട് ഉറപ്പിക്കുക. പ്ലാറ്റ്‌ഫോം ഡിസൈനറിലെ EDID റാം ആക്‌സസ് Avalon-MM സ്ലേവ് ടോപ്പ്-ലെവൽ RX മൊഡ്യൂളുകളിലെ EDID റാം ഇന്റർഫേസുമായി ബന്ധിപ്പിക്കുക.
edid_ram_slave_translator_address ഔട്ട്പുട്ട് 8
edid_ram_slave_translator_write ഔട്ട്പുട്ട് 1
edid_ram_slave_translator_read ഔട്ട്പുട്ട് 1
edid_ram_slave_translator_readdata ഇൻപുട്ട് 8
edid_ram_slave_translator_writedadata ഔട്ട്പുട്ട് 8
edid_ram_slave_translator_waitrequest ഇൻപുട്ട് 1
powerup_cal_done_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1 RX PMA പുനർക്രമീകരണം Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
rx_pma_cal_busy_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
rx_pma_ch_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 2
rx_pma_rcfg_mgmt_address (Intel Quartus Prime Pro Edition) ഔട്ട്പുട്ട് 12
rx_pma_rcfg_mgmt_write (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
rx_pma_rcfg_mgmt_read (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
rx_pma_rcfg_mgmt_readdata (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 32
rx_pma_rcfg_mgmt_writedata (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 32
rx_pma_rcfg_mgmt_waitrequest (Intel Quartus Prime Pro Edition) ഇൻപുട്ട് 1
rx_pma_waitrequest_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഇൻപുട്ട് 1
rx_rcfg_en_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
rx_rst_xcvr_export (ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പ്) ഔട്ട്പുട്ട് 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest ഇൻപുട്ട് 1 TX PLL പുനർക്രമീകരണം Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_writedadata ഔട്ട്പുട്ട് 32
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_address ഔട്ട്പുട്ട് 10
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_write ഔട്ട്പുട്ട് 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_read ഔട്ട്പുട്ട് 1
tx_pll_rcfg_mgmt_translator_avalon_anti_sla ve_readdata ഇൻപുട്ട് 32
തുടർന്നു…
സിഗ്നൽ ദിശ വീതി വിവരണം
tx_pll_waitrequest_pio_external_connection_ കയറ്റുമതി ഇൻപുട്ട് 1 TX PLL കാത്തിരിപ്പ്
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_address ഔട്ട്പുട്ട് 12 TX PMA പുനർക്രമീകരണം Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_write ഔട്ട്പുട്ട് 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_read ഔട്ട്പുട്ട് 1
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_readdata ഇൻപുട്ട് 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_writedadata ഔട്ട്പുട്ട് 32
tx_pma_rcfg_mgmt_translator_avalon_anti_sla ve_waitrequest ഇൻപുട്ട് 1
tx_pma_waitrequest_pio_external_connection_ കയറ്റുമതി ഇൻപുട്ട് 1 TX PMA കാത്തിരിപ്പ്
tx_pma_cal_busy_pio_external_connection_exp ort ഇൻപുട്ട് 1 TX PMA റീകാലിബ്രേഷൻ തിരക്കിലാണ്
tx_pma_ch_export ഔട്ട്പുട്ട് 2 TX PMA ചാനലുകൾ
tx_rcfg_en_pio_external_connection_export ഔട്ട്പുട്ട് 1 TX PMA റീകോൺഫിഗറേഷൻ പ്രവർത്തനക്ഷമമാക്കുക
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_writeddata ഔട്ട്പുട്ട് 32 TX IOPLL പുനർക്രമീകരണം Avalon മെമ്മറി-മാപ്പ് ചെയ്ത ഇന്റർഫേസുകൾ
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_readdata ഇൻപുട്ട് 32
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_waitrequest ഇൻപുട്ട് 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_address ഔട്ട്പുട്ട് 9
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_write ഔട്ട്പുട്ട് 1
tx_iopll_rcfg_mgmt_translator_avalon_anti_s lave_read ഔട്ട്പുട്ട് 1
tx_os_pio_external_connection_export ഔട്ട്പുട്ട് 2 ഓവർampലിംഗ് ഫാക്ടർ:
• 0: ഓവറുകളില്ലampലിംഗം
• 1: 3× ഓവറുകൾampലിംഗം
• 2: 4× ഓവറുകൾampലിംഗം
• 3: 5× ഓവറുകൾampലിംഗം
tx_rst_pll_pio_external_connection_export ഔട്ട്പുട്ട് 1 IOPLL, TX PLL എന്നിവയിലേക്ക് പുനഃസജ്ജമാക്കുക
tx_rst_xcvr_pio_external_connection_export ഔട്ട്പുട്ട് 1 TX നേറ്റീവ് PHY ലേക്ക് പുനഃസജ്ജമാക്കുക
wd_timer_resetrequest_reset ഔട്ട്പുട്ട് 1 വാച്ച്ഡോഗ് ടൈമർ റീസെറ്റ്
color_depth_pio_external_connection_export ഇൻപുട്ട് 2 വർണ്ണ ആഴം
tx_hpd_ack_pio_external_connection_export ഔട്ട്പുട്ട് 1 TX ഹോട്ട്പ്ലഗിനായി ഹാൻഡ്‌ഷേക്കിംഗ് കണ്ടെത്തുക
tx_hpd_req_pio_external_connection_export ഇൻപുട്ട് 1

3.8 RTL പാരാമീറ്ററുകൾ രൂപകൽപ്പന ചെയ്യുക
മുൻ ഡിസൈൻ ഇഷ്‌ടാനുസൃതമാക്കാൻ HDMI TX, RX ടോപ്പ് RTL പാരാമീറ്ററുകൾ ഉപയോഗിക്കുകample.
ഡിസൈൻ എക്‌സിൽ മിക്ക ഡിസൈൻ പാരാമീറ്ററുകളും ലഭ്യമാണ്ampHDMI Intel FPGA IP പാരാമീറ്റർ എഡിറ്ററിൻ്റെ le ടാബ്. നിങ്ങൾക്ക് ഇപ്പോഴും ഡിസൈൻ മാറ്റാൻ കഴിയും മുൻampനിങ്ങളെ ക്രമീകരണങ്ങൾ ചെയ്യുന്നു
RTL പാരാമീറ്ററുകൾ വഴി പാരാമീറ്റർ എഡിറ്ററിൽ ഉണ്ടാക്കി.

പട്ടിക 47. HDMI RX ടോപ്പ് പാരാമീറ്ററുകൾ

പരാമീറ്റർ മൂല്യം വിവരണം
SUPPORT_DEEP_COLOR • 0: ആഴത്തിലുള്ള നിറമില്ല
• 1: ആഴത്തിലുള്ള നിറം		 കോറിന് ആഴത്തിലുള്ള വർണ്ണ ഫോർമാറ്റുകൾ എൻകോഡ് ചെയ്യാൻ കഴിയുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
SUPPORT_AUXILIARY • 0: AUX ഇല്ല
• 1: AUX		 ഓക്സിലറി ചാനൽ എൻകോഡിംഗ് ഉൾപ്പെടുത്തിയിട്ടുണ്ടോ എന്ന് നിർണ്ണയിക്കുന്നു.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 ഉപകരണങ്ങൾക്കായി ഓരോ ക്ലോക്കിലും 10 ചിഹ്നങ്ങൾ പിന്തുണയ്ക്കുന്നു.
SUPPORT_AUDIO • 0: ഓഡിയോ ഇല്ല
• 1: ഓഡിയോ		 കോറിന് ഓഡിയോ എൻകോഡ് ചെയ്യാനാകുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
EDID_RAM_ADDR_WIDTH (ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷൻ) 8 (ഡിഫോൾട്ട് മൂല്യം) EDID RAM വലുപ്പത്തിന്റെ അടിസ്ഥാനം 2 ലോഗ് ചെയ്യുക.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI മകൾ കാർഡുകളൊന്നും ടാർഗെറ്റുചെയ്യുന്നില്ല
• 4: Bitec HDMI മകൾ കാർഡ് റിവിഷൻ 4 പിന്തുണയ്ക്കുന്നു
• 6: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ ടാർഗെറ്റുചെയ്യൽ 6
•11: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ 11 ലക്ഷ്യമിടുന്നു (ഡിഫോൾട്ട്)		 ഉപയോഗിച്ച Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം വ്യക്തമാക്കുന്നു. നിങ്ങൾ പുനരവലോകനം മാറ്റുമ്പോൾ, ഡിസൈൻ ട്രാൻസ്‌സിവർ ചാനലുകൾ സ്വാപ്പ് ചെയ്യുകയും ബിടെക് എച്ച്‌ഡിഎംഐ മകൾ കാർഡ് ആവശ്യകതകൾക്കനുസരിച്ച് പോളാരിറ്റി വിപരീതമാക്കുകയും ചെയ്തേക്കാം. നിങ്ങൾ BITEC_DAUGHTER_CARD_REV പാരാമീറ്റർ 0 ആയി സജ്ജീകരിക്കുകയാണെങ്കിൽ, ട്രാൻസ്‌സിവർ ചാനലുകളിലും പോളാരിറ്റിയിലും ഡിസൈൻ മാറ്റങ്ങളൊന്നും വരുത്തില്ല.
POLARITY_INVERSION • 0: വിപരീത ധ്രുവീകരണം
• 1: ധ്രുവീയത വിപരീതമാക്കരുത്		 ഇൻപുട്ട് ഡാറ്റയുടെ ഓരോ ബിറ്റിന്റെയും മൂല്യം വിപരീതമാക്കാൻ ഈ പരാമീറ്റർ 1 ആയി സജ്ജമാക്കുക. ഈ പരാമീറ്റർ 1 ആയി സജ്ജീകരിക്കുന്നത് RX ട്രാൻസ്‌സീവറിന്റെ rx_polinv പോർട്ടിലേക്ക് 4'b1111 നൽകുന്നു.

പട്ടിക 48. HDMI TX ടോപ്പ് പാരാമീറ്ററുകൾ

പരാമീറ്റർ മൂല്യം വിവരണം
USE_FPLL 1 Intel Cyclone® 10 GX ഉപകരണങ്ങൾക്കായി മാത്രം fPLL-നെ TX PLL ആയി പിന്തുണയ്ക്കുന്നു. ഈ പരാമീറ്റർ എപ്പോഴും 1 ആയി സജ്ജമാക്കുക.
SUPPORT_DEEP_COLOR • 0: ആഴത്തിലുള്ള നിറമില്ല
• 1: ആഴത്തിലുള്ള നിറം		 കോറിന് ആഴത്തിലുള്ള വർണ്ണ ഫോർമാറ്റുകൾ എൻകോഡ് ചെയ്യാൻ കഴിയുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
SUPPORT_AUXILIARY • 0: AUX ഇല്ല
• 1: AUX		 ഓക്സിലറി ചാനൽ എൻകോഡിംഗ് ഉൾപ്പെടുത്തിയിട്ടുണ്ടോ എന്ന് നിർണ്ണയിക്കുന്നു.
SYMBOLS_PER_CLOCK 8 Intel Arria 8 ഉപകരണങ്ങൾക്കായി ഓരോ ക്ലോക്കിലും 10 ചിഹ്നങ്ങൾ പിന്തുണയ്ക്കുന്നു.
തുടർന്നു…
പരാമീറ്റർ മൂല്യം വിവരണം
SUPPORT_AUDIO • 0: ഓഡിയോ ഇല്ല
• 1: ഓഡിയോ		 കോറിന് ഓഡിയോ എൻകോഡ് ചെയ്യാനാകുമോ എന്ന് നിർണ്ണയിക്കുന്നു.
BITEC_DAUGHTER_CARD_REV • 0: Bitec HDMI മകൾ കാർഡുകളൊന്നും ടാർഗെറ്റുചെയ്യുന്നില്ല
• 4: Bitec HDMI മകൾ കാർഡ് റിവിഷൻ 4 പിന്തുണയ്ക്കുന്നു
• 6: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ ടാർഗെറ്റുചെയ്യൽ 6
• 11: ബിടെക് എച്ച്ഡിഎംഐ മകൾ കാർഡ് റിവിഷൻ 11 ലക്ഷ്യമിടുന്നു (ഡിഫോൾട്ട്)		 ഉപയോഗിച്ച Bitec HDMI മകൾ കാർഡിന്റെ പുനരവലോകനം വ്യക്തമാക്കുന്നു. നിങ്ങൾ പുനരവലോകനം മാറ്റുമ്പോൾ, ഡിസൈൻ ട്രാൻസ്‌സിവർ ചാനലുകൾ സ്വാപ്പ് ചെയ്യുകയും ബിടെക് എച്ച്‌ഡിഎംഐ മകൾ കാർഡ് ആവശ്യകതകൾക്കനുസരിച്ച് പോളാരിറ്റി വിപരീതമാക്കുകയും ചെയ്തേക്കാം. നിങ്ങൾ BITEC_DAUGHTER_CARD_REV പാരാമീറ്റർ 0 ആയി സജ്ജീകരിക്കുകയാണെങ്കിൽ, ട്രാൻസ്‌സിവർ ചാനലുകളിലും പോളാരിറ്റിയിലും ഡിസൈൻ മാറ്റങ്ങളൊന്നും വരുത്തില്ല.
POLARITY_INVERSION • 0: വിപരീത ധ്രുവീകരണം
• 1: ധ്രുവീയത വിപരീതമാക്കരുത്		 ഇൻപുട്ട് ഡാറ്റയുടെ ഓരോ ബിറ്റിന്റെയും മൂല്യം വിപരീതമാക്കാൻ ഈ പരാമീറ്റർ 1 ആയി സജ്ജമാക്കുക. ഈ പരാമീറ്റർ 1 ആയി സജ്ജീകരിക്കുന്നത് TX ട്രാൻസ്‌സീവറിന്റെ tx_polinv പോർട്ടിലേക്ക് 4'b1111 നൽകുന്നു.

3.9 ഹാർഡ്‌വെയർ സജ്ജീകരണം
HDMI ഇന്റൽ FPGA IP ഡിസൈൻ മുൻample HDMI 2.0b ശേഷിയുള്ളതാണ് കൂടാതെ ഒരു സാധാരണ HDMI വീഡിയോ സ്ട്രീമിനായി ഒരു ലൂപ്ത്രൂ ഡെമോൺസ്‌ട്രേഷൻ നടത്തുന്നു.
ഹാർഡ്‌വെയർ ടെസ്റ്റ് പ്രവർത്തിപ്പിക്കുന്നതിന്, HDMI ഇൻ്റർഫേസുള്ള ഗ്രാഫിക്‌സ് കാർഡ് പോലെയുള്ള HDMI-പ്രാപ്‌തമാക്കിയ ഉപകരണം ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY RX ബ്ലോക്കിലേക്കും HDMI സിങ്കിലേക്കും ബന്ധിപ്പിക്കുക.
ഇൻപുട്ട്.

  1. HDMI സിങ്ക് പോർട്ടിനെ ഒരു സാധാരണ വീഡിയോ സ്ട്രീമിലേക്ക് ഡീകോഡ് ചെയ്യുകയും ക്ലോക്ക് റിക്കവറി കോറിലേക്ക് അയയ്ക്കുകയും ചെയ്യുന്നു.
  2. HDMI RX കോർ, DCFIFO വഴി HDMI TX കോറിന് സമാന്തരമായി തിരികെ ലൂപ്പ് ചെയ്യേണ്ട വീഡിയോ, ഓക്സിലറി, ഓഡിയോ ഡാറ്റ ഡീകോഡ് ചെയ്യുന്നു.
  3. എഫ്എംസി മകൾ കാർഡിന്റെ HDMI ഉറവിട പോർട്ട് ചിത്രം ഒരു മോണിറ്ററിലേക്ക് കൈമാറുന്നു.

കുറിപ്പ്:
നിങ്ങൾക്ക് മറ്റൊരു Intel FPGA ഡെവലപ്‌മെന്റ് ബോർഡ് ഉപയോഗിക്കണമെങ്കിൽ, നിങ്ങൾ ഉപകരണ അസൈൻമെന്റുകളും പിൻ അസൈൻമെന്റുകളും മാറ്റണം. Intel Arria 10 FPGA ഡെവലപ്‌മെന്റ് കിറ്റിനും Bitec HDMI 2.0 മകൾ കാർഡിനുമായി ട്രാൻസ്‌സിവർ അനലോഗ് ക്രമീകരണം പരീക്ഷിച്ചു. നിങ്ങളുടെ സ്വന്തം ബോർഡിനായുള്ള ക്രമീകരണങ്ങൾ നിങ്ങൾക്ക് പരിഷ്കരിക്കാം.

പട്ടിക 49. ഓൺ-ബോർഡ് പുഷ് ബട്ടണും യൂസർ എൽഇഡി ഫംഗ്ഷനുകളും

പുഷ് ബട്ടൺ/എൽഇഡി ഫംഗ്ഷൻ
cpu_resetn സിസ്റ്റം റീസെറ്റ് ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[0] സാധാരണ HDMI ഉറവിടത്തിലേക്ക് HPD സിഗ്നൽ ടോഗിൾ ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[1] • DVI എൻകോഡ് ചെയ്‌ത സിഗ്നൽ അയയ്‌ക്കാൻ TX കോറിന് നിർദ്ദേശം നൽകാൻ അമർത്തിപ്പിടിക്കുക.
• HDMI എൻകോഡ് ചെയ്ത സിഗ്നൽ അയയ്ക്കാൻ റിലീസ് ചെയ്യുക.
user_pb[2] • സൈഡ്ബാൻഡ് സിഗ്നലുകളിൽ നിന്ന് ഇൻഫോഫ്രെയിമുകൾ അയക്കുന്നത് നിർത്താൻ TX കോറിന് നിർദ്ദേശം നൽകാൻ അമർത്തിപ്പിടിക്കുക.
• സൈഡ്ബാൻഡ് സിഗ്നലുകളിൽ നിന്ന് ഇൻഫോഫ്രെയിമുകൾ അയയ്ക്കുന്നത് പുനരാരംഭിക്കുന്നതിന് റിലീസ് ചെയ്യുക.
USER_LED[0] RX HDMI PLL ലോക്ക് നില.
• 0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
USER_LED[1] RX ട്രാൻസ്‌സിവർ തയ്യാറായ നില.
തുടർന്നു…
പുഷ് ബട്ടൺ/എൽഇഡി ഫംഗ്ഷൻ
• 0 = തയ്യാറല്ല
• 1 = തയ്യാറാണ്
USER_LED[2] RX HDMI കോർ ലോക്ക് നില.
• 0 = കുറഞ്ഞത് 1 ചാനലെങ്കിലും അൺലോക്ക് ചെയ്‌തു
• 1 = എല്ലാ 3 ചാനലുകളും ലോക്ക് ചെയ്തു
USER_LED[3] RX ഓവറുകൾampലിംഗ് നില.
• 0 = നോൺ-ഓവർampled (ഡാറ്റ നിരക്ക് > 1,000 Mbps Intel Arria 10 ഉപകരണത്തിൽ)
• 1 = ഓവറുകൾampled (Intel Arria 100 ഉപകരണത്തിലെ ഡാറ്റ നിരക്ക് < 10 Mbps)
USER_LED[4] TX HDMI PLL ലോക്ക് നില.
• 0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
USER_LED[5] TX ട്രാൻസ്‌സിവർ തയ്യാറായ നില.
• 0 = തയ്യാറല്ല
• 1 = തയ്യാറാണ്
USER_LED[6] TX ട്രാൻസ്‌സിവർ PLL ലോക്ക് നില.
• 0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
USER_LED[7] TX ഓവറുകൾampലിംഗ് നില.
• 0 = നോൺ-ഓവർampled (ഡാറ്റ നിരക്ക് > 1,000 Mbps Intel Arria 10 ഉപകരണത്തിൽ)
• 1 = ഓവറുകൾampled (Intel Arria 1,000 ഉപകരണത്തിലെ ഡാറ്റ നിരക്ക് < 10 Mbps)

3.10 സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച്
സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് HDMI TX സീരിയൽ ലൂപ്പ്ബാക്ക് RX കോറിലേക്ക് അനുകരിക്കുന്നു.
കുറിപ്പ്:
Include I2C പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കിയിട്ടുള്ള ഡിസൈനുകളെ ഈ സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് പിന്തുണയ്ക്കുന്നില്ല.

3. HDMI 2.0 ഡിസൈൻ എക്സ്ample (പിന്തുണ FRL = 0)
683156 | 2022.12.27
ചിത്രം 28. HDMI ഇൻ്റൽ FPGA IP സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് ബ്ലോക്ക് ഡയഗ്രം

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 11

പട്ടിക 50. ടെസ്റ്റ്ബെഞ്ച് ഘടകങ്ങൾ

ഘടകം വിവരണം
വീഡിയോ TPG വീഡിയോ ടെസ്റ്റ് പാറ്റേൺ ജനറേറ്റർ (TPG) വീഡിയോ ഉത്തേജനം നൽകുന്നു.
ഓഡിയോ എസ്ampലെ ജനറൽ ഓഡിയോ എസ്ample ജനറേറ്റർ ഓഡിയോ s നൽകുന്നുampലെ ഉത്തേജനം. ഓഡിയോ ചാനലിലൂടെ കൈമാറ്റം ചെയ്യുന്നതിനായി ജനറേറ്റർ ഒരു ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ സൃഷ്ടിക്കുന്നു.
ഓക്സ് എസ്ampലെ ജനറൽ ഓക്സ് എസ്ample ജനറേറ്റർ ഓക്സിലറി എസ് നൽകുന്നുampലെ ഉത്തേജനം. ട്രാൻസ്മിറ്ററിൽ നിന്ന് ട്രാൻസ്മിറ്റ് ചെയ്യേണ്ട ഒരു നിശ്ചിത ഡാറ്റ ജനറേറ്റർ സൃഷ്ടിക്കുന്നു.
CRC പരിശോധന TX ട്രാൻസ്‌സിവർ വീണ്ടെടുത്ത ക്ലോക്ക് ഫ്രീക്വൻസി ആവശ്യമുള്ള ഡാറ്റ നിരക്കുമായി പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് ഈ ചെക്കർ പരിശോധിക്കുന്നു.
ഓഡിയോ ഡാറ്റ പരിശോധന ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ ശരിയായി ലഭിക്കുകയും ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് ഓഡിയോ ഡാറ്റ പരിശോധന താരതമ്യം ചെയ്യുന്നു.
ഓക്സ് ഡാറ്റ പരിശോധന aux ഡാറ്റ പരിശോധന, പ്രതീക്ഷിക്കുന്ന ഓക്സ് ഡാറ്റ സ്വീകരിക്കുകയും റിസീവർ ഭാഗത്ത് ശരിയായി ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് താരതമ്യം ചെയ്യുന്നു.

HDMI സിമുലേഷൻ ടെസ്റ്റ് ബെഞ്ച് ഇനിപ്പറയുന്ന പരിശോധനാ പരിശോധനകൾ നടത്തുന്നു:

HDMI ഫീച്ചർ സ്ഥിരീകരണം
വീഡിയോ ഡാറ്റ • ഇൻപുട്ട്, ഔട്ട്പുട്ട് വീഡിയോയിൽ CRC പരിശോധന ടെസ്റ്റ്ബെഞ്ച് നടപ്പിലാക്കുന്നു.
• സ്വീകരിച്ച വീഡിയോ ഡാറ്റയിൽ കണക്കാക്കിയ CRC-യ്‌ക്കെതിരായി ട്രാൻസ്മിറ്റ് ചെയ്ത ഡാറ്റയുടെ CRC മൂല്യം ഇത് പരിശോധിക്കുന്നു.
• റിസീവറിൽ നിന്ന് 4 സ്ഥിരതയുള്ള V-SYNC സിഗ്നലുകൾ കണ്ടെത്തിയതിന് ശേഷം ടെസ്റ്റ്ബെഞ്ച് പരിശോധന നടത്തുന്നു.
സഹായ ഡാറ്റ • ഓക്സ് എസ്ample ജനറേറ്റർ ട്രാൻസ്മിറ്ററിൽ നിന്ന് കൈമാറ്റം ചെയ്യുന്നതിനായി ഒരു നിശ്ചിത ഡാറ്റ സൃഷ്ടിക്കുന്നു.
• റിസീവർ ഭാഗത്ത്, ജനറേറ്റർ പ്രതീക്ഷിച്ച സഹായ ഡാറ്റ ലഭിക്കുകയും ശരിയായി ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് താരതമ്യം ചെയ്യുന്നു.
ഓഡിയോ ഡാറ്റ • ഓഡിയോ എസ്ample ജനറേറ്റർ ഓഡിയോ ചാനലിലൂടെ കൈമാറ്റം ചെയ്യപ്പെടുന്ന ഒരു ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ സൃഷ്ടിക്കുന്നു.
• റിസീവർ ഭാഗത്ത്, ഇൻക്രിമെന്റിംഗ് ടെസ്റ്റ് ഡാറ്റ പാറ്റേൺ ശരിയായി ലഭിക്കുകയും ഡീകോഡ് ചെയ്യുകയും ചെയ്തിട്ടുണ്ടോ എന്ന് ഓഡിയോ ഡാറ്റ ചെക്കർ പരിശോധിച്ച് താരതമ്യം ചെയ്യുന്നു.

വിജയകരമായ ഒരു സിമുലേഷൻ ഇനിപ്പറയുന്ന സന്ദേശത്തോടെ അവസാനിക്കുന്നു:
# SYMBOLS_PER_CLOCK = 2
# VIC = 4
# FRL_RATE = 0
# ബിപിപി = 0
# AUDIO_FREQUENCY (kHz) = 48
# ഓഡിയോ_ചാനൽ = 8
# സിമുലേഷൻ പാസ്

പട്ടിക 51. HDMI ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ampലെ പിന്തുണയുള്ള സിമുലേറ്ററുകൾ

സിമുലേറ്റർ വെരിലോഗ് HDL വി.എച്ച്.ഡി.എൽ
മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ പതിപ്പ്/ മോഡൽസിം - ഇന്റൽ എഫ്പിജിഎ സ്റ്റാർട്ടർ പതിപ്പ് അതെ അതെ
VCS/VCS MX അതെ അതെ
റിവിയേര-പിആർഒ അതെ അതെ
Xcelium പാരലൽ അതെ ഇല്ല

3.11 നിങ്ങളുടെ ഡിസൈൻ നവീകരിക്കുന്നു
പട്ടിക 52. HDMI ഡിസൈൻ എക്സ്ampമുൻ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പുമായുള്ള അനുയോജ്യത

ഡിസൈൻ എക്സിampലെ വേരിയന്റ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പിലേക്ക് അപ്‌ഗ്രേഡ് ചെയ്യാനുള്ള കഴിവ് 20.3
HDMI 2.0 ഡിസൈൻ എക്സിample (പിന്തുണ FRL = 0) ഇല്ല

അനുയോജ്യമല്ലാത്ത ഏതെങ്കിലും രൂപകൽപ്പനയ്ക്ക് മുൻampഇല്ല, നിങ്ങൾ ഇനിപ്പറയുന്നവ ചെയ്യേണ്ടതുണ്ട്:

  1. ഒരു പുതിയ ഡിസൈൻ സൃഷ്ടിക്കുക മുൻampനിലവിലെ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പിൽ നിങ്ങളുടെ നിലവിലുള്ള ഡിസൈനിന്റെ അതേ കോൺഫിഗറേഷനുകൾ ഉപയോഗിക്കുന്നു.
  2. മുഴുവൻ ഡിസൈനും താരതമ്യം ചെയ്യുകample ഡയറക്ടറി ഡിസൈൻ എക്സിampമുമ്പത്തെ ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് ഉപയോഗിച്ച് സൃഷ്‌ടിച്ചതാണ്. കണ്ടെത്തിയ മാറ്റങ്ങൾ പോർട്ട് ചെയ്യുക.

HDCP ഓവർ HDMI 2.0/2.1 ഡിസൈൻ എക്സിample

HDCP ഓവർ HDMI ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampHDCP ഫീച്ചറിൻ്റെ പ്രവർത്തനക്ഷമത വിലയിരുത്താൻ le നിങ്ങളെ സഹായിക്കുകയും നിങ്ങളുടെ Intel Arria 10 ഡിസൈനുകളിൽ ഫീച്ചർ ഉപയോഗിക്കാൻ നിങ്ങളെ പ്രാപ്തരാക്കുകയും ചെയ്യുന്നു.
കുറിപ്പ്:
ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയറിൽ HDCP ഫീച്ചർ ഉൾപ്പെടുത്തിയിട്ടില്ല. എച്ച്ഡിസിപി ഫീച്ചർ ആക്സസ് ചെയ്യുന്നതിന്, എന്ന വിലാസത്തിൽ ഇൻ്റലിനെ ബന്ധപ്പെടുക https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html.

4.1 ഹൈ-ബാൻഡ്‌വിഡ്ത്ത് ഡിജിറ്റൽ ഉള്ളടക്ക സംരക്ഷണം (HDCP)
ഹൈ-ബാൻഡ്‌വിഡ്ത്ത് ഡിജിറ്റൽ ഉള്ളടക്ക സംരക്ഷണം (HDCP) എന്നത് ഡിസ്‌പ്ലേയിലേക്കുള്ള ഉറവിടം തമ്മിൽ ഒരു സുരക്ഷിത കണക്ഷൻ സൃഷ്ടിക്കുന്നതിനുള്ള ഡിജിറ്റൽ അവകാശ സംരക്ഷണത്തിൻ്റെ ഒരു രൂപമാണ്.
ഇൻ്റൽ യഥാർത്ഥ സാങ്കേതികവിദ്യ സൃഷ്ടിച്ചു, അത് ഡിജിറ്റൽ ഉള്ളടക്ക സംരക്ഷണ LLC ഗ്രൂപ്പിൻ്റെ ലൈസൻസ് ആണ്. ഓഡിയോ/വീഡിയോ സ്ട്രീം ട്രാൻസ്മിറ്ററിനും റിസീവറിനും ഇടയിൽ എൻക്രിപ്റ്റുചെയ്‌ത് നിയമവിരുദ്ധമായ പകർപ്പിൽ നിന്ന് സംരക്ഷിക്കുന്ന ഒരു പകർപ്പ് പരിരക്ഷണ രീതിയാണ് HDCP.
HDCP സവിശേഷതകൾ HDCP സ്പെസിഫിക്കേഷൻ പതിപ്പ് 1.4, HDCP സ്പെസിഫിക്കേഷൻ പതിപ്പ് 2.3 എന്നിവയോട് യോജിക്കുന്നു.
എച്ച്ഡിസിപി 1.4, എച്ച്ഡിസിപി 2.3 ഐപികൾ ഹാർഡ്‌വെയർ കോർ ലോജിക്കിനുള്ളിൽ എല്ലാ കണക്കുകൂട്ടലുകളും നിർവഹിക്കുന്നു, രഹസ്യാത്മക മൂല്യങ്ങളൊന്നും (പ്രൈവറ്റ് കീയും സെഷൻ കീയും പോലുള്ളവ) എൻക്രിപ്റ്റ് ചെയ്ത ഐപിക്ക് പുറത്ത് നിന്ന് ആക്‌സസ് ചെയ്യാൻ കഴിയില്ല.

പട്ടിക 53. HDCP IP പ്രവർത്തനങ്ങൾ

HDCP IP പ്രവർത്തനങ്ങൾ
HDCP 1.4 IP • ആധികാരികത കൈമാറ്റം
- മാസ്റ്റർ കീയുടെ കണക്കുകൂട്ടൽ (കിലോമീറ്റർ)
- റാൻഡം An ൻ്റെ ജനറേഷൻ
- സെഷൻ കീ (Ks), M0, R0 എന്നിവയുടെ കണക്കുകൂട്ടൽ.
• റിപ്പീറ്റർ ഉപയോഗിച്ചുള്ള പ്രാമാണീകരണം
- V, V എന്നിവയുടെ കണക്കുകൂട്ടലും സ്ഥിരീകരണവും
• ലിങ്ക് സമഗ്രത പരിശോധിച്ചുറപ്പിക്കൽ
- ഫ്രെയിം കീ (കി), മി, റി എന്നിവയുടെ കണക്കുകൂട്ടൽ.
തുടർന്നു…

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു.
*മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

ഐഎസ്ഒ
9001:2015
രജിസ്റ്റർ ചെയ്തു

HDCP IP പ്രവർത്തനങ്ങൾ
• hdcpBlockCipher, hdcpStreamCipher, hdcpRekeyCipher, hdcpRngCipher എന്നിവയുൾപ്പെടെ എല്ലാ സൈഫർ മോഡുകളും
• ഒറിജിനൽ എൻക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നലിംഗും (DVI) മെച്ചപ്പെടുത്തിയ എൻക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നലിംഗും (HDMI)
• ട്രൂ റാൻഡം നമ്പർ ജനറേറ്റർ (TRNG)
— ഹാർഡ്‌വെയർ അധിഷ്‌ഠിതവും പൂർണ്ണ ഡിജിറ്റൽ നിർവ്വഹണവും നോൺ-ഡിറ്റർമിനിസ്റ്റിക് റാൻഡം നമ്പർ ജനറേറ്ററും
HDCP 2.3 IP • മാസ്റ്റർ കീ (കിലോമീറ്റർ), സെഷൻ കീ (കെഎസ്) കൂടാതെ നോൺസ് (ആർഎൻ, റിവ്) ജനറേഷൻ
— NIST.SP800-90A ക്രമരഹിതമായ നമ്പർ ജനറേഷന് അനുസരിക്കുന്നു
• പ്രാമാണീകരണവും കീ കൈമാറ്റവും
— NIST.SP800-90A റാൻഡം നമ്പർ ജനറേഷൻ അനുസരിച്ച് rtx, rrx എന്നിവയ്‌ക്കായുള്ള ക്രമരഹിത സംഖ്യകളുടെ ജനറേഷൻ
- ഡിസിപി പബ്ലിക് കീ (kpubdcp) ഉപയോഗിച്ച് റിസീവർ സർട്ടിഫിക്കറ്റിൻ്റെ (certrx) ഒപ്പ് പരിശോധന
— 3072 ബിറ്റുകൾ RSASSA-PKCS#1 v1.5
— RSAES-OAEP (PKCS#1 v2.1) മാസ്റ്റർ കീയുടെ എൻക്രിപ്ഷനും ഡീക്രിപ്ഷനും (കി.മീ.)
- AES-CTR മോഡ് ഉപയോഗിച്ച് kd (dkey0, dkey1) യുടെ ഡെറിവേഷൻ
- H, H' എന്നിവയുടെ കണക്കുകൂട്ടലും പരിശോധനയും
— Ekh(km), km (ജോടിയാക്കൽ) എന്നിവയുടെ കണക്കുകൂട്ടൽ
• റിപ്പീറ്റർ ഉപയോഗിച്ചുള്ള പ്രാമാണീകരണം
- V, V എന്നിവയുടെ കണക്കുകൂട്ടലും സ്ഥിരീകരണവും
- എം, എം എന്നിവയുടെ കണക്കുകൂട്ടലും പരിശോധനയും
• സിസ്റ്റം റിന്യൂവബിലിറ്റി (SRM)
— kpubdcp ഉപയോഗിച്ചുള്ള SRM സിഗ്നേച്ചർ സ്ഥിരീകരണം
— 3072 ബിറ്റുകൾ RSASSA-PKCS#1 v1.5
• സെഷൻ കീ എക്സ്ചേഞ്ച്
• Edkey(ks), riv എന്നിവയുടെ ജനറേഷനും കണക്കുകൂട്ടലും.
• AES-CTR മോഡ് ഉപയോഗിച്ച് dkey2 ൻ്റെ ഡെറിവേഷൻ
• ലോക്കാലിറ്റി ചെക്ക്
- L, L' എന്നിവയുടെ കണക്കുകൂട്ടലും സ്ഥിരീകരണവും
- ജനറേഷൻ ഓഫ് നോൻസ് (rn)
• ഡാറ്റ സ്ട്രീം മാനേജ്മെൻ്റ്
- AES-CTR മോഡ് അടിസ്ഥാനമാക്കിയുള്ള കീ സ്ട്രീം ജനറേഷൻ
• അസിമട്രിക് ക്രിപ്റ്റോ അൽഗോരിതങ്ങൾ
— 1024 (kpubrx), 3072 (kpubdcp) ബിറ്റുകളുടെ മോഡുലസ് ദൈർഘ്യമുള്ള RSA
— RSA-CRT (ചൈനീസ് ശേഷിക്കുന്ന സിദ്ധാന്തം) മോഡുലസ് ദൈർഘ്യം 512 (kprivrx) ബിറ്റുകളും എക്‌സ്‌പോണൻ്റ് ദൈർഘ്യം 512 (kprivrx) ബിറ്റുകളും
• ലോ-ലെവൽ ക്രിപ്റ്റോഗ്രാഫിക് ഫംഗ്ഷൻ
- സിമെട്രിക് ക്രിപ്റ്റോ അൽഗോരിതങ്ങൾ
• 128 ബിറ്റുകളുടെ കീ ദൈർഘ്യമുള്ള AES-CTR മോഡ്
- ഹാഷ്, എംജിഎഫ്, എച്ച്എംഎസി അൽഗോരിതങ്ങൾ
• എസ്എഎച്ച്എ256
• HMAC-SHA256
• MGF1-SHA256
- ട്രൂ റാൻഡം നമ്പർ ജനറേറ്റർ (TRNG)
• NIST.SP800-90A കംപ്ലയിൻ്റ്
• ഹാർഡ്‌വെയർ അധിഷ്‌ഠിതവും പൂർണ്ണ ഡിജിറ്റൽ നടപ്പിലാക്കലും നോൺ-ഡിറ്റർമിനിസ്റ്റിക് റാൻഡം നമ്പർ ജനറേറ്ററും

4.1.1. HDCP ഓവർ HDMI ഡിസൈൻ എക്സിample വാസ്തുവിദ്യ
HDMI അല്ലെങ്കിൽ മറ്റ് HDCP- സംരക്ഷിത ഡിജിറ്റൽ ഇൻ്റർഫേസുകളിലൂടെ കണക്റ്റുചെയ്തിരിക്കുന്ന ഉപകരണങ്ങൾക്കിടയിൽ ഡാറ്റ കൈമാറ്റം ചെയ്യപ്പെടുന്നതിനാൽ HDCP സവിശേഷത ഡാറ്റയെ സംരക്ഷിക്കുന്നു.
HDCP- സംരക്ഷിത സിസ്റ്റങ്ങളിൽ മൂന്ന് തരം ഉപകരണങ്ങൾ ഉൾപ്പെടുന്നു:

4. HDCP ഓവർ HDMI 2.0/2.1 ഡിസൈൻ എക്സ്ample
683156 | 2022.12.27
• ഉറവിടങ്ങൾ (TX)
• സിങ്കുകൾ (RX)
• ആവർത്തനങ്ങൾ
ഈ ഡിസൈൻ മുൻample HDCP സിസ്റ്റം ഒരു റിപ്പീറ്റർ ഉപകരണത്തിൽ പ്രദർശിപ്പിക്കുന്നു, അവിടെ അത് ഡാറ്റ സ്വീകരിക്കുകയും ഡീക്രിപ്റ്റ് ചെയ്യുകയും ഡാറ്റ വീണ്ടും എൻക്രിപ്റ്റ് ചെയ്യുകയും ഒടുവിൽ ഡാറ്റ വീണ്ടും കൈമാറുകയും ചെയ്യുന്നു. റിപ്പീറ്ററുകൾക്ക് HDMI ഇൻപുട്ടുകളും ഔട്ട്പുട്ടുകളും ഉണ്ട്. എച്ച്‌ഡിഎംഐ സിങ്കിനും ഉറവിടത്തിനും ഇടയിൽ നേരിട്ടുള്ള എച്ച്‌ഡിഎംഐ വീഡിയോ സ്ട്രീം പാസ്-ത്രൂ നടത്താൻ ഇത് FIFO ബഫറുകളെ പ്രേരിപ്പിക്കുന്നു. വീഡിയോ, ഇമേജ് പ്രോസസ്സിംഗ് (വിഐപി) സ്യൂട്ട് ഐപി കോറുകൾ ഉപയോഗിച്ച് FIFO ബഫറുകൾ മാറ്റിസ്ഥാപിച്ച് വീഡിയോകളെ ഉയർന്ന റെസല്യൂഷൻ ഫോർമാറ്റിലേക്ക് പരിവർത്തനം ചെയ്യുന്നത് പോലുള്ള ചില സിഗ്നൽ പ്രോസസ്സിംഗ് ഇത് നടത്തിയേക്കാം.

ചിത്രം 29. HDCP ഓവർ HDMI ഡിസൈൻ എക്സ്ampലെ ബ്ലോക്ക് ഡയഗ്രം

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 12

ഡിസൈനിൻ്റെ വാസ്തുവിദ്യയെക്കുറിച്ചുള്ള ഇനിപ്പറയുന്ന വിവരണങ്ങൾ മുൻample എച്ച്ഡിഎംഐ രൂപകല്പനയിൽ എച്ച്ഡിസിപിയുമായി പൊരുത്തപ്പെടുന്നുample ബ്ലോക്ക് ഡയഗ്രം. FRL = 1 പിന്തുണയ്ക്കുമ്പോൾ അല്ലെങ്കിൽ
പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് = 1, ഡിസൈൻ എക്സ്ample ശ്രേണി 29 പേജിലെ ചിത്രം 95 ൽ നിന്ന് അൽപം വ്യത്യസ്തമാണ്, എന്നാൽ അടിസ്ഥാന HDCP പ്രവർത്തനങ്ങൾ നിലനിൽക്കും
അതേ.

  1. HDCP1x, HDCP2x എന്നിവ എച്ച്ഡിഎംഐ ഇൻ്റൽ എഫ്പിജിഎ ഐപി പാരാമീറ്റർ എഡിറ്റർ വഴി ലഭ്യമാകുന്ന ഐപികളാണ്. നിങ്ങൾ പാരാമീറ്റർ എഡിറ്ററിൽ HDMI IP കോൺഫിഗർ ചെയ്യുമ്പോൾ, നിങ്ങൾക്ക് HDCP1x അല്ലെങ്കിൽ HDCP2x അല്ലെങ്കിൽ രണ്ട് IP-കളും സബ്സിസ്റ്റത്തിൻ്റെ ഭാഗമായി പ്രവർത്തനക്ഷമമാക്കാനും ഉൾപ്പെടുത്താനും കഴിയും. രണ്ട് HDCP IP-കളും പ്രവർത്തനക്ഷമമാക്കി, HDCP2x, HDCP1x IP-കൾ ബാക്ക്-ടു-ബാക്ക് കണക്റ്റ് ചെയ്തിരിക്കുന്ന കാസ്കേഡ് ടോപ്പോളജിയിൽ HDMI IP കോൺഫിഗർ ചെയ്യുന്നു.
    • HDMI TX-ൻ്റെ HDCP എഗ്രസ് ഇൻ്റർഫേസ് എൻക്രിപ്റ്റ് ചെയ്യാത്ത ഓഡിയോ വീഡിയോ ഡാറ്റ അയയ്ക്കുന്നു.
    • എൻക്രിപ്റ്റ് ചെയ്യാത്ത ഡാറ്റ സജീവ എച്ച്ഡിസിപി ബ്ലോക്ക് വഴി എൻക്രിപ്റ്റ് ചെയ്യുകയും ലിങ്ക് വഴി സംപ്രേക്ഷണം ചെയ്യുന്നതിനായി HDCP ഇൻഗ്രെസ്സ് ഇൻ്റർഫേസിലൂടെ HDMI TX-ലേക്ക് തിരികെ അയയ്ക്കുകയും ചെയ്യുന്നു.
    • പ്രാമാണീകരണ മാസ്റ്റർ കൺട്രോളർ എന്ന നിലയിൽ CPU സബ്സിസ്റ്റം, HDCP TX IP-കളിൽ ഒന്ന് മാത്രം ഏത് സമയത്തും സജീവമാണെന്നും മറ്റൊന്ന് നിഷ്ക്രിയമാണെന്നും ഉറപ്പാക്കുന്നു.
    • അതുപോലെ, HDCP RX പുറമേയുള്ള HDCP TX-ൽ നിന്നുള്ള ലിങ്കിലൂടെ ലഭിച്ച ഡാറ്റയും ഡീക്രിപ്റ്റ് ചെയ്യുന്നു.
  2. നിങ്ങൾ HDCP IP-കൾ ഡിജിറ്റൽ ഉള്ളടക്ക സംരക്ഷണം (DCP) നൽകിയ പ്രൊഡക്ഷൻ കീകൾ ഉപയോഗിച്ച് പ്രോഗ്രാം ചെയ്യേണ്ടതുണ്ട്. ഇനിപ്പറയുന്ന കീകൾ ലോഡ് ചെയ്യുക:
    പട്ടിക 54. ഡിസിപി നൽകിയ പ്രൊഡക്ഷൻ കീകൾ
    എച്ച്.ഡി.സി.പി TX/RX കീകൾ
    HDCP2x TX 16 ബൈറ്റുകൾ: ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് (lc128)
    RX • 16 ബൈറ്റുകൾ (TX പോലെ): ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് (lc128)
    • 320 ബൈറ്റുകൾ: RSA സ്വകാര്യ കീ (kprivrx)
    • 522 ബൈറ്റുകൾ: RSA പൊതു കീ സർട്ടിഫിക്കറ്റ് (certrx)
    HDCP1x TX • 5 ബൈറ്റുകൾ: TX കീ സെലക്ഷൻ വെക്റ്റർ (Aksv)
    • 280 ബൈറ്റുകൾ: TX സ്വകാര്യ ഉപകരണ കീകൾ (Akeys)
    RX • 5 ബൈറ്റുകൾ: RX കീ സെലക്ഷൻ വെക്റ്റർ (Bksv)
    • 280 ബൈറ്റുകൾ: RX സ്വകാര്യ ഉപകരണ കീകൾ (Bkeys)

    ഡിസൈൻ മുൻampലളിതമായ ഡ്യുവൽ-പോർട്ട്, ഡ്യുവൽ-ക്ലോക്ക് സിൻക്രണസ് റാം ആയി le പ്രധാന മെമ്മറികൾ നടപ്പിലാക്കുന്നു. HDCP2x TX പോലുള്ള ചെറിയ കീ വലുപ്പത്തിന്, സാധാരണ ലോജിക്കിലുള്ള രജിസ്റ്ററുകൾ ഉപയോഗിച്ച് IP കീ മെമ്മറി നടപ്പിലാക്കുന്നു.
    ശ്രദ്ധിക്കുക: ഡിസൈൻ എക്‌സിനോടൊപ്പം HDCP പ്രൊഡക്ഷൻ കീകൾ ഇൻ്റൽ നൽകുന്നില്ലampഏത് സാഹചര്യത്തിലും le അല്ലെങ്കിൽ Intel FPGA IP-കൾ. HDCP IP-കൾ അല്ലെങ്കിൽ ഡിസൈൻ എക്സ് ഉപയോഗിക്കുന്നതിന്ample, നിങ്ങൾ ഒരു HDCP അഡാപ്റ്റർ ആകുകയും ഡിജിറ്റൽ ഉള്ളടക്ക സംരക്ഷണ LLC (DCP)-ൽ നിന്ന് നേരിട്ട് പ്രൊഡക്ഷൻ കീകൾ സ്വന്തമാക്കുകയും വേണം.
    ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നതിന് മുൻample, നിങ്ങൾ ഒന്നുകിൽ കീ മെമ്മറി എഡിറ്റ് ചെയ്യുക fileപ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തുന്നതിനോ ലോജിക് ബ്ലോക്കുകൾ നടപ്പിലാക്കുന്നതിനോ കംപൈൽ സമയത്ത്, ഒരു ബാഹ്യ സംഭരണ ​​ഉപകരണത്തിൽ നിന്ന് പ്രൊഡക്ഷൻ കീകൾ സുരക്ഷിതമായി വായിക്കാനും റൺ ടൈമിലെ പ്രധാന മെമ്മറികളിലേക്ക് അവ എഴുതാനും.

  3. 2 MHz വരെയുള്ള ഏത് ആവൃത്തിയിലും HDCP200x IP-ൽ നടപ്പിലാക്കിയിരിക്കുന്ന ക്രിപ്‌റ്റോഗ്രാഫിക് ഫംഗ്‌ഷനുകൾ നിങ്ങൾക്ക് ക്ലോക്ക് ചെയ്യാൻ കഴിയും. ഈ ക്ലോക്കിൻ്റെ ആവൃത്തി എത്ര വേഗത്തിൽ എന്ന് നിർണ്ണയിക്കുന്നു
    HDCP2x പ്രാമാണീകരണം പ്രവർത്തിക്കുന്നു. നിയോസ് II പ്രോസസറിനായി ഉപയോഗിക്കുന്ന 100 മെഗാഹെർട്സ് ക്ലോക്ക് പങ്കിടാൻ നിങ്ങൾക്ക് തിരഞ്ഞെടുക്കാം, എന്നാൽ 200 മെഗാഹെർട്സ് ക്ലോക്ക് ഉപയോഗിക്കുന്നതിനെ അപേക്ഷിച്ച് പ്രാമാണീകരണ ലേറ്റൻസി ഇരട്ടിയാകും.
  4. HDCP TX-നും HDCP RX-നും ഇടയിൽ കൈമാറ്റം ചെയ്യേണ്ട മൂല്യങ്ങൾ HDCP-യുടെ HDMI DDC ഇൻ്റർഫേസ് (I2 C സീരിയൽ ഇൻ്റർഫേസ്) വഴിയാണ് ആശയവിനിമയം നടത്തുന്നത്.
    സംരക്ഷിത ഇൻ്റർഫേസ്. HDCP RX അത് പിന്തുണയ്ക്കുന്ന ഓരോ ലിങ്കിനും I2C ബസിൽ ഒരു ലോജിക്കൽ ഉപകരണം ഹാജരാക്കണം. 2x0 എന്ന ഉപകരണ വിലാസമുള്ള HDCP പോർട്ടിനായി I74C സ്ലേവ് ഡ്യൂപ്ലിക്കേറ്റ് ചെയ്‌തിരിക്കുന്നു. ഇത് HDCP2x, HDCP1x RX IP-കളുടെ HDCP രജിസ്റ്റർ പോർട്ട് (Avalon-MM) ഡ്രൈവ് ചെയ്യുന്നു.
  5. RX-ൽ നിന്ന് EDID വായിക്കാനും HDMI 2.0 പ്രവർത്തനത്തിന് ആവശ്യമായ SCDC ഡാറ്റ RX-ലേക്ക് കൈമാറാനും HDMI TX, IC മാസ്റ്റർ ഉപയോഗിക്കുന്നു. നിയോസ് II പ്രോസസർ പ്രവർത്തിപ്പിക്കുന്ന അതേ I2C മാസ്റ്റർ തന്നെയാണ് TX-നും RX-നും ഇടയിൽ HDCP സന്ദേശങ്ങൾ കൈമാറാൻ ഉപയോഗിക്കുന്നത്. I2C മാസ്റ്റർ സിപിയു സബ്സിസ്റ്റത്തിൽ ഉൾച്ചേർത്തിരിക്കുന്നു.
  6. നിയോസ് II പ്രോസസർ പ്രാമാണീകരണ പ്രോട്ടോക്കോളിലെ മാസ്റ്ററായി പ്രവർത്തിക്കുകയും HDCP2x, HDCP1x TX എന്നിവയുടെ നിയന്ത്രണവും സ്റ്റാറ്റസ് രജിസ്റ്ററുകളും (Avalon-MM) നയിക്കുകയും ചെയ്യുന്നു.
    ഐപികൾ. സർട്ടിഫിക്കറ്റ് സിഗ്നേച്ചർ വെരിഫിക്കേഷൻ, മാസ്റ്റർ കീ എക്‌സ്‌ചേഞ്ച്, ലോക്കാലിറ്റി ചെക്ക്, സെഷൻ കീ എക്‌സ്‌ചേഞ്ച്, ജോടിയാക്കൽ, ലിങ്ക് ഇൻ്റഗ്രിറ്റി ചെക്ക് (HDCP1x), ടോപ്പോളജി ഇൻഫർമേഷൻ പ്രൊപ്പഗേഷൻ, സ്‌ട്രീം മാനേജ്‌മെൻ്റ് ഇൻഫർമേഷൻ പ്രൊപ്പഗേഷൻ തുടങ്ങിയ റിപ്പീറ്ററുകളുമായുള്ള ആധികാരികത എന്നിവ ഉൾപ്പെടെയുള്ള പ്രാമാണീകരണ പ്രോട്ടോക്കോൾ സ്റ്റേറ്റ് മെഷീൻ സോഫ്റ്റ്‌വെയർ ഡ്രൈവർമാർ നടപ്പിലാക്കുന്നു. സോഫ്‌റ്റ്‌വെയർ ഡ്രൈവറുകൾ പ്രാമാണീകരണ പ്രോട്ടോക്കോളിന് ആവശ്യമായ ക്രിപ്‌റ്റോഗ്രാഫിക് ഫംഗ്‌ഷനുകളൊന്നും നടപ്പിലാക്കുന്നില്ല. പകരം, എച്ച്ഡിസിപി ഐപി ഹാർഡ്‌വെയർ എല്ലാ ക്രിപ്‌റ്റോഗ്രാഫിക് ഫംഗ്‌ഷനുകളും നടപ്പിലാക്കുന്നു, രഹസ്യ മൂല്യങ്ങളൊന്നും ആക്‌സസ് ചെയ്യാൻ കഴിയില്ല.
    7. ടോപ്പോളജി വിവരങ്ങൾ അപ്‌സ്ട്രീമിൽ പ്രചരിപ്പിക്കേണ്ട ഒരു യഥാർത്ഥ റിപ്പീറ്റർ ഡെമോൺസ്‌ട്രേഷനിൽ, HDCP2x, HDCP1x RX IP-കളുടെ റിപ്പീറ്റർ മെസേജ് പോർട്ട് (Avalon-MM) നിയോസ് II പ്രോസസർ ഡ്രൈവ് ചെയ്യുന്നു. നിയോസ് II പ്രോസസർ, കണക്റ്റുചെയ്‌തിരിക്കുന്ന ഡൗൺസ്‌ട്രീം എച്ച്‌ഡിസിപി ശേഷിയുള്ളതല്ല അല്ലെങ്കിൽ ഡൗൺസ്‌ട്രീം കണക്‌റ്റുചെയ്‌തിട്ടില്ലെന്ന് കണ്ടെത്തുമ്പോൾ RX REPEATER ബിറ്റ് 0 ആയി മായ്‌ക്കുന്നു. ഡൗൺസ്ട്രീം കണക്ഷൻ ഇല്ലാതെ, RX സിസ്റ്റം ഇപ്പോൾ ഒരു റിപ്പീറ്റർ എന്നതിലുപരി ഒരു എൻഡ്-പോയിൻ്റ് റിസീവറാണ്. നേരെമറിച്ച്, നിയോസ് II പ്രോസസർ, എച്ച്ഡിസിപി-കഴിവുള്ളതാണെന്ന് കണ്ടെത്തുമ്പോൾ RX REPEATER ബിറ്റ് 1 ആയി സജ്ജീകരിക്കുന്നു.

4.2 നിയോസ് II പ്രോസസർ സോഫ്റ്റ്‌വെയർ ഫ്ലോ
നിയോസ് II സോഫ്‌റ്റ്‌വെയർ ഫ്ലോചാർട്ടിൽ HDMI ആപ്ലിക്കേഷനുമേലുള്ള HDCP പ്രാമാണീകരണ നിയന്ത്രണങ്ങൾ ഉൾപ്പെടുന്നു.
ചിത്രം 30. നിയോസ് II പ്രോസസർ സോഫ്റ്റ്‌വെയർ ഫ്ലോചാർട്ട്

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ബ്ലോക്ക് ഡയഗ്രം 13

  1. നിയോസ് II സോഫ്‌റ്റ്‌വെയർ HDMI TX PLL, TX ട്രാൻസ്‌സിവർ PHY, I2C മാസ്റ്റർ, എക്‌സ്‌റ്റേണൽ TI റിടൈമർ എന്നിവ ആരംഭിക്കുകയും പുനഃസജ്ജമാക്കുകയും ചെയ്യുന്നു.
  2. വീഡിയോ റെസല്യൂഷൻ മാറിയിട്ടുണ്ടോ എന്നും TX റീകോൺഫിഗറേഷൻ ആവശ്യമുണ്ടോ എന്നും നിർണ്ണയിക്കാൻ നിയോസ് II സോഫ്‌റ്റ്‌വെയർ RX റേറ്റ് ഡിറ്റക്ഷൻ സർക്യൂട്ടിൽ നിന്നുള്ള ആനുകാലിക നിരക്ക് കണ്ടെത്തൽ സാധുവായ സിഗ്നൽ വോട്ടെടുപ്പ് നടത്തുന്നു. ഒരു TX ഹോട്ട് പ്ലഗ് ഇവൻ്റ് സംഭവിച്ചിട്ടുണ്ടോ എന്ന് നിർണ്ണയിക്കാൻ TX ഹോട്ട്-പ്ലഗ് ഡിറ്റക്റ്റ് സിഗ്നലിലും സോഫ്‌റ്റ്‌വെയർ വോട്ടെടുപ്പ് നടത്തുന്നു.
  3. RX റേറ്റ് ഡിറ്റക്ഷൻ സർക്യൂട്ടിൽ നിന്ന് സാധുതയുള്ള ഒരു സിഗ്നൽ ലഭിക്കുമ്പോൾ, HDMI RX-ൽ നിന്നുള്ള SCDC, ക്ലോക്ക് ഡെപ്ത് മൂല്യങ്ങൾ Nios II സോഫ്‌റ്റ്‌വെയർ വായിക്കുകയും HDMI TX PLL ഉം ട്രാൻസ്‌സീവർ PHY റീകോൺഫിഗറേഷനും ആവശ്യമാണോ എന്ന് നിർണ്ണയിക്കാൻ കണ്ടെത്തിയ നിരക്കിനെ അടിസ്ഥാനമാക്കി ക്ലോക്ക് ഫ്രീക്വൻസി ബാൻഡ് വീണ്ടെടുക്കുകയും ചെയ്യുന്നു. TX റീകോൺഫിഗറേഷൻ ആവശ്യമാണെങ്കിൽ, ബാഹ്യ RX-ലേക്ക് SCDC മൂല്യം അയയ്ക്കാൻ Nios II സോഫ്‌റ്റ്‌വെയർ I2C മാസ്റ്ററോട് കൽപ്പിക്കുന്നു. ഇത് HDMI TX PLL, TX ട്രാൻസ്‌സിവർ എന്നിവ പുനഃക്രമീകരിക്കാൻ കമാൻഡ് ചെയ്യുന്നു
    PHY, തുടർന്ന് ഡിവൈസ് റീകാലിബ്രേഷൻ, റീസെറ്റ് സീക്വൻസ്. നിരക്ക് മാറുന്നില്ലെങ്കിൽ, TX റീകോൺഫിഗറേഷനോ HDCP റീ-ഓതൻ്റിക്കേഷനോ ആവശ്യമില്ല.
  4. ഒരു TX ഹോട്ട്-പ്ലഗ് ഇവൻ്റ് സംഭവിക്കുമ്പോൾ, SCDC മൂല്യം ബാഹ്യ RX-ലേക്ക് അയയ്ക്കാൻ Nios II സോഫ്റ്റ്‌വെയർ I2C മാസ്റ്ററോട് കൽപ്പിക്കുന്നു, തുടർന്ന് RX-ൽ നിന്ന് EDID വായിക്കുക.
    കൂടാതെ ആന്തരിക EDID റാം അപ്ഡേറ്റ് ചെയ്യുക. സോഫ്റ്റ്‌വെയർ പിന്നീട് EDID വിവരങ്ങൾ അപ്‌സ്ട്രീമിലേക്ക് പ്രചരിപ്പിക്കുന്നു.
  5. നിയോസ് II സോഫ്‌റ്റ്‌വെയർ എച്ച്‌ഡിസിപി പ്രവർത്തനം ആരംഭിക്കുന്നത്, ഡൗൺസ്ട്രീം എച്ച്‌ഡിസിപി-കഴിവുള്ളതാണോ എന്ന് കണ്ടെത്തുന്നതിന്, ബാഹ്യ RX-ൽ നിന്ന് ഓഫ്‌സെറ്റ് 2x0 റീഡ് ചെയ്യാൻ I50C മാസ്റ്ററോട് കമാൻഡ് ചെയ്തുകൊണ്ട്, അല്ലെങ്കിൽ
    അല്ലെങ്കിൽ:
    • നൽകിയ HDCP2Version മൂല്യം 1 ആണെങ്കിൽ, ഡൗൺസ്ട്രീം HDCP2xcapable ആണ്.
    • മുഴുവൻ 0x50 റീഡുകളുടെയും നൽകിയ മൂല്യം 0 ആണെങ്കിൽ, ഡൗൺസ്ട്രീം HDCP1x-ശേഷിയുള്ളതാണ്.
    • മുഴുവൻ 0x50 റീഡുകളുടെയും നൽകിയ മൂല്യം 1 ആണെങ്കിൽ, ഡൗൺസ്ട്രീം ഒന്നുകിൽ HDCP-കഴിവില്ല അല്ലെങ്കിൽ നിഷ്‌ക്രിയമായിരിക്കും.
    • ഡൗൺസ്ട്രീം മുമ്പ് HDCP-കഴിവുള്ളതോ നിഷ്‌ക്രിയമോ ആയിരുന്നില്ലെങ്കിലും നിലവിൽ HDCP-ശേഷിയുള്ളതാണെങ്കിൽ, RX ഇപ്പോൾ ഒരു റിപ്പീറ്ററാണെന്ന് സൂചിപ്പിക്കാൻ സോഫ്റ്റ്‌വെയർ റിപ്പീറ്റർ അപ്‌സ്ട്രീമിൻ്റെ (RX) REPEATER ബിറ്റ് 1 ആയി സജ്ജീകരിക്കുന്നു.
    • ഡൗൺസ്ട്രീം മുമ്പ് എച്ച്ഡിസിപി-കഴിവുള്ളതാണെങ്കിലും നിലവിൽ എച്ച്ഡിസിപി ശേഷിയുള്ളതോ പ്രവർത്തനരഹിതമോ ആണെങ്കിൽ, RX ഇപ്പോൾ ഒരു എൻഡ്‌പോയിൻ്റ് റിസീവർ ആണെന്ന് സൂചിപ്പിക്കുന്നതിന് സോഫ്റ്റ്‌വെയർ REPEATER ബിറ്റ് 0 ആയി സജ്ജീകരിക്കുന്നു.
  6. ആർഎക്സ് സർട്ടിഫിക്കറ്റ് സിഗ്നേച്ചർ വെരിഫിക്കേഷൻ, മാസ്റ്റർ കീ എക്സ്ചേഞ്ച്, ലോക്കാലിറ്റി ചെക്ക്, സെഷൻ കീ എക്സ്ചേഞ്ച്, ജോടിയാക്കൽ, ടോപ്പോളജി ഇൻഫർമേഷൻ പ്രൊപ്പഗേഷൻ പോലുള്ള റിപ്പീറ്ററുകളുമായുള്ള പ്രാമാണീകരണം എന്നിവ ഉൾപ്പെടുന്ന HDCP2x പ്രാമാണീകരണ പ്രോട്ടോക്കോൾ സോഫ്റ്റ്‌വെയർ ആരംഭിക്കുന്നു.
  7. ആധികാരികമായ അവസ്ഥയിലായിരിക്കുമ്പോൾ, ബാഹ്യ RX-ൽ നിന്ന് RxStatus രജിസ്‌റ്റർ പോൾ ചെയ്യാൻ Nios II സോഫ്‌റ്റ്‌വെയർ I2C മാസ്റ്ററോട് കൽപ്പിക്കുന്നു, കൂടാതെ REAUTH_REQ ബിറ്റ് സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് സോഫ്റ്റ്‌വെയർ കണ്ടെത്തുകയാണെങ്കിൽ, അത് വീണ്ടും പ്രാമാണീകരണം ആരംഭിക്കുകയും TX എൻക്രിപ്ഷൻ പ്രവർത്തനരഹിതമാക്കുകയും ചെയ്യുന്നു.
  8. ഡൗൺസ്ട്രീം ഒരു റിപ്പീറ്ററും RxStatus രജിസ്റ്ററിൻ്റെ റെഡി ബിറ്റ് 1 ആയി സജ്ജീകരിക്കുമ്പോൾ, ഇത് സാധാരണയായി ഡൗൺസ്ട്രീം ടോപ്പോളജി മാറിയതായി സൂചിപ്പിക്കുന്നു. അതിനാൽ, നിയോസ് II സോഫ്‌റ്റ്‌വെയർ ഡൗൺസ്‌ട്രീമിൽ നിന്ന് റിസീവർഐഡി_ലിസ്റ്റ് വായിക്കാനും ലിസ്റ്റ് പരിശോധിക്കാനും ഐ2സി മാസ്റ്ററോട് കൽപ്പിക്കുന്നു. ലിസ്റ്റ് സാധുതയുള്ളതും ടോപ്പോളജി പിശക് കണ്ടെത്തിയില്ലെങ്കിൽ, സോഫ്റ്റ്വെയർ ഉള്ളടക്ക സ്ട്രീം മാനേജ്മെൻ്റ് മൊഡ്യൂളിലേക്ക് പോകുന്നു. അല്ലെങ്കിൽ, ഇത് വീണ്ടും പ്രാമാണീകരണം ആരംഭിക്കുകയും TX എൻക്രിപ്ഷൻ പ്രവർത്തനരഹിതമാക്കുകയും ചെയ്യുന്നു.
  9. നിയോസ് II സോഫ്‌റ്റ്‌വെയർ റിസീവർഐഡി_ലിസ്‌റ്റ്, ആർഎക്‌സ്ഇൻഫോ മൂല്യങ്ങൾ തയ്യാറാക്കുകയും തുടർന്ന് റിപ്പീറ്റർ അപ്‌സ്ട്രീമിൻ്റെ (ആർഎക്‌സ്) അവലോൺ-എംഎം റിപ്പീറ്റർ സന്ദേശ പോർട്ടിലേക്ക് എഴുതുകയും ചെയ്യുന്നു. RX പിന്നീട് ബാഹ്യ TX-ലേക്ക് ലിസ്റ്റ് പ്രചരിപ്പിക്കുന്നു (അപ്സ്ട്രീം).
  10. ഈ ഘട്ടത്തിൽ പ്രാമാണീകരണം പൂർത്തിയായി. സോഫ്റ്റ്‌വെയർ TX എൻക്രിപ്ഷൻ പ്രവർത്തനക്ഷമമാക്കുന്നു.
  11. സോഫ്റ്റ്‌വെയർ HDCP1x പ്രാമാണീകരണ പ്രോട്ടോക്കോൾ ആരംഭിക്കുന്നു, അതിൽ കീ എക്സ്ചേഞ്ചും റിപ്പീറ്ററുകളുമായുള്ള പ്രാമാണീകരണവും ഉൾപ്പെടുന്നു.
  12. Nios II സോഫ്‌റ്റ്‌വെയർ യഥാക്രമം ബാഹ്യ RX (താഴ്‌ന്ന സ്‌ട്രീം), HDCP1x TX എന്നിവയിൽ നിന്ന് Ri', Ri എന്നിവ വായിച്ച് താരതമ്യം ചെയ്‌ത് ലിങ്ക് ഇൻ്റഗ്രിറ്റി പരിശോധന നടത്തുന്നു. മൂല്യങ്ങൾ ആണെങ്കിൽ
    പൊരുത്തപ്പെടുന്നില്ല, ഇത് സമന്വയത്തിൻ്റെ നഷ്‌ടത്തെ സൂചിപ്പിക്കുന്നു കൂടാതെ സോഫ്‌റ്റ്‌വെയർ വീണ്ടും പ്രാമാണീകരണം ആരംഭിക്കുകയും TX എൻക്രിപ്‌ഷൻ പ്രവർത്തനരഹിതമാക്കുകയും ചെയ്യുന്നു.
  13. ഡൗൺസ്ട്രീം ഒരു റിപ്പീറ്റർ ആണെങ്കിൽ, Bcaps രജിസ്റ്ററിൻ്റെ റെഡി ബിറ്റ് 1 ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെങ്കിൽ, ഇത് സാധാരണയായി ഡൗൺസ്ട്രീം ടോപ്പോളജി മാറിയതായി സൂചിപ്പിക്കുന്നു. അതിനാൽ, നിയോസ് II സോഫ്‌റ്റ്‌വെയർ, ഡൗൺസ്‌ട്രീമിൽ നിന്ന് കെഎസ്‌വി ലിസ്റ്റ് മൂല്യം വായിച്ച് ലിസ്റ്റ് പരിശോധിക്കാൻ I2C മാസ്റ്ററോട് കൽപ്പിക്കുന്നു. ലിസ്റ്റ് സാധുതയുള്ളതും ടോപ്പോളജി പിശക് കണ്ടെത്തിയില്ലെങ്കിൽ, സോഫ്റ്റ്‌വെയർ KSV ലിസ്റ്റും Bstatus മൂല്യവും തയ്യാറാക്കുകയും റിപ്പീറ്റർ അപ്‌സ്ട്രീമിൻ്റെ (RX) Avalon-MM റിപ്പീറ്റർ സന്ദേശ പോർട്ടിലേക്ക് എഴുതുകയും ചെയ്യുന്നു. RX പിന്നീട് ബാഹ്യ TX-ലേക്ക് ലിസ്റ്റ് പ്രചരിപ്പിക്കുന്നു (അപ്സ്ട്രീം). അല്ലാത്തപക്ഷം, ഇത് വീണ്ടും പ്രാമാണീകരണം ആരംഭിക്കുകയും TX എൻക്രിപ്ഷൻ പ്രവർത്തനരഹിതമാക്കുകയും ചെയ്യുന്നു.

4.3 ഡിസൈൻ വാക്ക്ത്രൂ
HDMI ഡിസൈൻ വഴി HDCP സജ്ജീകരിക്കുകയും പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു മുൻample അഞ്ച് സെtages.

  1. ഹാർഡ്‌വെയർ സജ്ജമാക്കുക.
  2. ഡിസൈൻ സൃഷ്ടിക്കുക.
  3. HDCP കീ മെമ്മറി എഡിറ്റ് ചെയ്യുക fileനിങ്ങളുടെ HDCP പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തുന്നതിന്.
    എ. പ്ലെയിൻ HDCP പ്രൊഡക്ഷൻ കീകൾ FPGA-യിൽ സംഭരിക്കുക (പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് = 0)
    ബി. എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ ബാഹ്യ ഫ്ലാഷ് മെമ്മറിയിലോ EEPROM-ലോ സംഭരിക്കുക (പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് = 1)
  4. ഡിസൈൻ കംപൈൽ ചെയ്യുക.
  5. View ഫലങ്ങൾ.

4.3.1. ഹാർഡ്‌വെയർ സജ്ജമാക്കുക
ആദ്യ എസ്tagഹാർഡ്‌വെയർ സജ്ജീകരിക്കുക എന്നതാണ് പ്രകടനത്തിൻ്റെ ഇ.
FRL = 0 പിന്തുണയ്‌ക്കുമ്പോൾ, പ്രദർശനത്തിനായുള്ള ഹാർഡ്‌വെയർ സജ്ജീകരിക്കുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. FMC പോർട്ട് B-യിലെ Arria 2.0 GX ഡെവലപ്‌മെൻ്റ് കിറ്റിലേക്ക് Bitec HDMI 11 FMC മകൾ കാർഡ് (റിവിഷൻ 10) കണക്‌റ്റ് ചെയ്യുക.
  2. ഒരു USB കേബിൾ ഉപയോഗിച്ച് Arria 10 GX ഡെവലപ്‌മെൻ്റ് കിറ്റ് നിങ്ങളുടെ പിസിയിലേക്ക് ബന്ധിപ്പിക്കുക.
  3. Bitec HDMI 2.0 FMC മകൾ കാർഡിലെ HDMI RX കണക്റ്ററിൽ നിന്ന് HDMI ഔട്ട്‌പുട്ടുള്ള ഒരു ഗ്രാഫിക് കാർഡ് പോലുള്ള HDCP-പ്രാപ്‌തമാക്കിയ HDMI ഉപകരണത്തിലേക്ക് ഒരു HDMI കേബിൾ കണക്റ്റുചെയ്യുക.
  4. Bitec HDMI 2.0 FMC മകൾ കാർഡിലെ HDMI TX കണക്റ്ററിൽ നിന്ന് HDMI ഇൻപുട്ടുള്ള ഒരു ടെലിവിഷൻ പോലുള്ള HDCP- പ്രവർത്തനക്ഷമമാക്കിയ HDMI ഉപകരണത്തിലേക്ക് മറ്റൊരു HDMI കേബിൾ കണക്റ്റുചെയ്യുക.

FRL = 1 പിന്തുണയ്ക്കുമ്പോൾ, ഹാർഡ്‌വെയർ സജ്ജീകരിക്കുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുക പ്രകടനം:

  1. FMC പോർട്ട് B-യിലെ Arria 2.1 GX ഡെവലപ്‌മെൻ്റ് കിറ്റിലേക്ക് Bitec HDMI 9 FMC മകൾ കാർഡ് (റിവിഷൻ 10) കണക്‌റ്റ് ചെയ്യുക.
  2. ഒരു USB കേബിൾ ഉപയോഗിച്ച് Arria 10 GX ഡെവലപ്‌മെൻ്റ് കിറ്റ് നിങ്ങളുടെ പിസിയിലേക്ക് ബന്ധിപ്പിക്കുക.
  3. ക്വാണ്ടം ഡാറ്റ 2.1 3G ജനറേറ്റർ പോലെയുള്ള HDCP പ്രാപ്തമാക്കിയ HDMI 2.1 ഉറവിടത്തിലേക്ക് Bitec HDMI 2.1 FMC മകൾ കാർഡിലെ HDMI RX കണക്റ്ററിൽ നിന്ന് HDMI 980 കാറ്റഗറി 48 കേബിളുകൾ ബന്ധിപ്പിക്കുക.
  4. Bitec HDMI 2.1 FMC മകൾ കാർഡിലെ HDMI TX കണക്റ്ററിൽ നിന്ന് HDCP-പ്രാപ്‌തമാക്കിയ HDMI 3 സിങ്കിലേക്ക് മറ്റൊരു HDMI 2.1 കാറ്റഗറി 2.1 കേബിളുകൾ ബന്ധിപ്പിക്കുക.
    ക്വാണ്ടം ഡാറ്റ 980 48G അനലൈസർ.

4.3.2. ഡിസൈൻ സൃഷ്ടിക്കുക
ഹാർഡ്‌വെയർ സജ്ജീകരിച്ച ശേഷം, നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കേണ്ടതുണ്ട്.
നിങ്ങൾ ആരംഭിക്കുന്നതിന് മുമ്പ്, ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ HDCP ഫീച്ചർ ഇൻസ്റ്റാൾ ചെയ്യുന്നത് ഉറപ്പാക്കുക.

  1. ടൂളുകൾ ➤ IP കാറ്റലോഗ് ക്ലിക്ക് ചെയ്യുക, ടാർഗെറ്റ് ഉപകരണ കുടുംബമായി Intel Arria 10 തിരഞ്ഞെടുക്കുക.
    കുറിപ്പ്: HDCP ഡിസൈൻ എക്സിample Intel Arria 10, Intel Stratix® 10 ഉപകരണങ്ങൾ മാത്രമേ പിന്തുണയ്ക്കൂ.
  2. IP കാറ്റലോഗിൽ, HDMI Intel FPGA IP കണ്ടെത്തി ഡബിൾ ക്ലിക്ക് ചെയ്യുക. പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
  3. നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിനായി ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .qsys അല്ലെങ്കിൽ .ip.
  4. ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
  5. IP ടാബിൽ, TX, RX എന്നിവയ്‌ക്കായി ആവശ്യമുള്ള പാരാമീറ്ററുകൾ കോൺഫിഗർ ചെയ്യുക.
  6. HDCP ഡിസൈൻ എക്സിറ്റ് ജനറേറ്റ് ചെയ്യുന്നതിന് പിന്തുണ HDCP 1.4 അല്ലെങ്കിൽ പിന്തുണ HDCP 2.3 പാരാമീറ്റർ ഓണാക്കുകample.
  7. ബാഹ്യ ഫ്ലാഷ് മെമ്മറിയിലോ EEPROM-ലോ എൻക്രിപ്റ്റ് ചെയ്ത ഫോർമാറ്റിൽ HDCP പ്രൊഡക്ഷൻ കീ സംഭരിക്കണമെങ്കിൽ പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് പാരാമീറ്റർ ഓണാക്കുക. അല്ലെങ്കിൽ, എഫ്‌പിജിഎയിൽ പ്ലെയിൻ ഫോർമാറ്റിൽ എച്ച്‌ഡിസിപി പ്രൊഡക്ഷൻ കീ സംഭരിക്കുന്നതിന് പിന്തുണ എച്ച്‌ഡിസിപി കീ മാനേജ്‌മെൻ്റ് പാരാമീറ്റർ ഓഫാക്കുക.
  8. ഡിസൈനിൽ എക്സിampടാബിൽ, Arria 10 HDMI RX-TX Retransmit തിരഞ്ഞെടുക്കുക.
  9. ഹാർഡ്‌വെയർ ഡിസൈൻ സൃഷ്ടിക്കാൻ സിന്തസിസ് തിരഞ്ഞെടുക്കുകample.
  10. സൃഷ്ടിക്കുന്നതിന് File ഫോർമാറ്റ് ചെയ്യുക, വെരിലോഗ് അല്ലെങ്കിൽ വിഎച്ച്ഡിഎൽ തിരഞ്ഞെടുക്കുക.
  11. ടാർഗെറ്റ് ഡെവലപ്‌മെൻ്റ് കിറ്റിനായി, Arria 10 GX FPGA ഡെവലപ്‌മെൻ്റ് കിറ്റ് തിരഞ്ഞെടുക്കുക. നിങ്ങൾ ഡെവലപ്‌മെൻ്റ് കിറ്റ് തിരഞ്ഞെടുക്കുകയാണെങ്കിൽ, ഡെവലപ്‌മെൻ്റ് കിറ്റിലെ ഉപകരണവുമായി പൊരുത്തപ്പെടുന്നതിന് ടാർഗെറ്റ് ഉപകരണം (ഘട്ടം 4-ൽ തിരഞ്ഞെടുത്തത്) മാറുന്നു. Arria 10 GX FPGA ഡെവലപ്‌മെൻ്റ് കിറ്റിന്, ഡിഫോൾട്ട് ഉപകരണം 10AX115S2F45I1SG ആണ്.
  12. Ex Generate ക്ലിക്ക് ചെയ്യുകample പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ ഡിസൈൻ files, സോഫ്റ്റ്‌വെയർ എക്‌സിക്യൂട്ടബിൾ ആൻഡ് ലിങ്കിംഗ് ഫോർമാറ്റ് (ELF) പ്രോഗ്രാമിംഗ് file.

4.3.3. HDCP പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തുക
4.3.3.1. പ്ലെയിൻ HDCP പ്രൊഡക്ഷൻ കീകൾ FPGA-യിൽ സംഭരിക്കുക (പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് = 0)
ഡിസൈൻ സൃഷ്ടിച്ച ശേഷം, HDCP കീ മെമ്മറി എഡിറ്റ് ചെയ്യുക fileനിങ്ങളുടെ പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തുന്നതിന്.
പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്താൻ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക.

  1. ഇനിപ്പറയുന്ന കീ മെമ്മറി കണ്ടെത്തുക fileൽ എസ് /rtl/hdcp/ ഡയറക്ടറി:
    • hdcp2x_tx_kmem.v
    • hdcp2x_rx_kmem.v
    • hdcp1x_tx_kmem.v
    • hdcp1x_rx_kmem.v
  2. hdcp2x_rx_kmem.v തുറക്കുക file കൂടാതെ റിസീവർ പബ്ലിക് സർട്ടിഫിക്കറ്റ്, RX പ്രൈവറ്റ് കീ, ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് എന്നിവയ്‌ക്കായുള്ള മുൻനിർവചിക്കപ്പെട്ട ഫാക്‌സിമൈൽ കീ R1 കണ്ടെത്തുക.amples താഴെ.
    ചിത്രം 31. റിസീവർ പബ്ലിക് സർട്ടിഫിക്കറ്റിനായുള്ള ഫാക്‌സിമൈൽ കീ R1-ൻ്റെ വയർ അറേ
    intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - പൊതു സർട്ടിഫിക്കറ്റ്ചിത്രം 32. RX പ്രൈവറ്റ് കീയ്ക്കും ഗ്ലോബൽ കോൺസ്റ്റൻ്റിനുമുള്ള ഫാക്‌സിമൈൽ കീ R1-ൻ്റെ വയർ അറേ
    intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഗ്ലോബൽ കോൺസ്റ്റൻ്റ്
  3. പ്രൊഡക്ഷൻ കീകൾക്കായുള്ള പ്ലെയ്‌സ്‌ഹോൾഡർ കണ്ടെത്തുക, വലിയ എൻഡിയൻ ഫോർമാറ്റിൽ അതത് വയർ അറേയിൽ നിങ്ങളുടെ സ്വന്തം പ്രൊഡക്ഷൻ കീകൾ ഉപയോഗിച്ച് മാറ്റിസ്ഥാപിക്കുക.
    ചിത്രം 33. HDCP പ്രൊഡക്ഷൻ കീകളുടെ വയർ അറേ (പ്ലേസ്‌ഹോൾഡർ)
    intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് 1
  4. മറ്റെല്ലാ കീ മെമ്മറികൾക്കും ഘട്ടം 3 ആവർത്തിക്കുക fileഎസ്. എല്ലാ കീ മെമ്മറിയിലും നിങ്ങളുടെ പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തിക്കഴിഞ്ഞാൽ files, USE_FACSIMILE പാരാമീറ്റർ ഡിസൈനിൽ 0 ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക exampലെ ടോപ്പ് ലെവൽ file (a10_hdmi2_demo.v)

4.3.3.1.1. ഡിസിപി കീയിൽ നിന്നുള്ള HDCP കീ മാപ്പിംഗ് Files
ഡിസിപി കീയിൽ സംഭരിച്ചിരിക്കുന്ന എച്ച്ഡിസിപി പ്രൊഡക്ഷൻ കീകളുടെ മാപ്പിംഗ് ഇനിപ്പറയുന്ന വിഭാഗങ്ങൾ വിവരിക്കുന്നു fileHDCP kmem-ൻ്റെ വയർ അറേയിലേക്ക് s files.
4.3.3.1.2. hdcp1x_tx_kmem.v, hdcp1x_rx_kmem.v files
hdcp1x_tx_kmem.v, hdcp1x_rx_kmem.v എന്നിവയ്‌ക്കായി files

  • ഇവ രണ്ടും fileകൾ ഒരേ ഫോർമാറ്റ് പങ്കിടുന്നു.
  • ശരിയായ HDCP1 TX DCP കീ തിരിച്ചറിയാൻ file hdcp1x_tx_kmem.v എന്നതിനായി, ആദ്യ 4 ബൈറ്റുകൾ ഉറപ്പാക്കുക file "0x01, 0x00, 0x00, 0x00" എന്നിവയാണ്.
  • ശരിയായ HDCP1 RX DCP കീ തിരിച്ചറിയാൻ file hdcp1x_rx_kmem.v എന്നതിനായി, ആദ്യ 4 ബൈറ്റുകൾ ഉറപ്പാക്കുക file "0x02, 0x00, 0x00, 0x00" എന്നിവയാണ്.
  • ഡിസിപി കീയിലെ കീകൾ fileലിറ്റിൽ എൻഡിയൻ ഫോർമാറ്റിലാണ്. kmm-ൽ ഉപയോഗിക്കാൻ files, നിങ്ങൾ അവയെ ബിഗ്-എൻഡിയൻ ആക്കി മാറ്റണം.

ചിത്രം 34. HDCP1 TX DCP കീയിൽ നിന്നുള്ള ബൈറ്റ് മാപ്പിംഗ് file hdcp1x_tx_kmem.v-ലേക്ക്

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് 2

കുറിപ്പ്:
ബൈറ്റ് നമ്പർ താഴെയുള്ള ഫോർമാറ്റിൽ പ്രദർശിപ്പിക്കുന്നു:

  • ബൈറ്റുകളിലെ കീ വലുപ്പം * കീ നമ്പർ + നിലവിലെ വരിയിലെ ബൈറ്റ് നമ്പർ + സ്ഥിരമായ ഓഫ്‌സെറ്റ് + ബൈറ്റുകളിലെ വരി വലുപ്പം * വരി നമ്പർ.
  • ഓരോ കീ സെറ്റിനും 308 ബൈറ്റുകൾ ഉണ്ടെന്ന് 308*n സൂചിപ്പിക്കുന്നു.
  • ഓരോ വരിയിലും 7 ബൈറ്റുകൾ ഉണ്ടെന്ന് 7*y സൂചിപ്പിക്കുന്നു.

ചിത്രം 35. HDCP1 TX DCP കീ file ജങ്ക് മൂല്യങ്ങൾ കൊണ്ട് പൂരിപ്പിക്കൽ

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ജങ്ക് മൂല്യങ്ങൾ

ചിത്രം 36. hdcp1x_tx_kmem.v യുടെ വയർ അറേകൾ
Example of hdcp1x_tx_kmem.v എന്നതും അതിൻ്റെ വയർ അറേകൾ എങ്ങനെയാണ് മുൻ ഭാഗത്തേക്ക് മാപ്പ് ചെയ്യുന്നത്ampHDCP1 TX DCP കീയുടെ le file പേജ് 35-ൽ ചിത്രം 105-ൽ.

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് 3

4.3.3.1.3. hdcp2x_rx_kmem.v file
hdcp2x_rx_kmem.v എന്നതിനായി file

  • ശരിയായ HDCP2 RX DCP കീ തിരിച്ചറിയാൻ file hdcp2x_rx_kmem.v എന്നതിനായി, ആദ്യ 4 ബൈറ്റുകൾ ഉറപ്പാക്കുക file "0x00, 0x00, 0x00, 0x02" എന്നിവയാണ്.
  • ഡിസിപി കീയിലെ കീകൾ fileലിറ്റിൽ എൻഡിയൻ ഫോർമാറ്റിലാണ്.

ചിത്രം 37. HDCP2 RX DCP കീയിൽ നിന്നുള്ള ബൈറ്റ് മാപ്പിംഗ് file hdcp2x_rx_kmem.v-ലേക്ക്
HDCP2 RX DCP കീയിൽ നിന്നുള്ള കൃത്യമായ ബൈറ്റ് മാപ്പിംഗ് ചുവടെയുള്ള ചിത്രം കാണിക്കുന്നു file hdcp2x_rx_kmem.v-ലേക്ക്.

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഗ്ലോബൽ കോൺസ്റ്റൻ്റ് 4

കുറിപ്പ്:
ബൈറ്റ് നമ്പർ താഴെയുള്ള ഫോർമാറ്റിൽ പ്രദർശിപ്പിക്കുന്നു:

  • ബൈറ്റുകളിലെ കീ വലുപ്പം * കീ നമ്പർ + നിലവിലെ വരിയിലെ ബൈറ്റ് നമ്പർ + സ്ഥിരമായ ഓഫ്‌സെറ്റ് + ബൈറ്റുകളിലെ വരി വലുപ്പം * വരി നമ്പർ.
  • ഓരോ കീ സെറ്റിനും 862 ബൈറ്റുകൾ ഉണ്ടെന്ന് 862*n സൂചിപ്പിക്കുന്നു.
  • ഓരോ വരിയിലും 16 ബൈറ്റുകൾ ഉണ്ടെന്ന് 16*y സൂചിപ്പിക്കുന്നു. Cert_rx_prod-ൽ ഒരു അപവാദം ഉണ്ട്, ഇവിടെ ROW 32 ന് 10 ബൈറ്റുകൾ മാത്രമേയുള്ളൂ.

ചിത്രം 38. HDCP2 RX DCP കീ file ജങ്ക് മൂല്യങ്ങൾ കൊണ്ട് പൂരിപ്പിക്കൽ

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - പൊതു സർട്ടിഫിക്കറ്റ് 1

ചിത്രം 39. hdcp2x_rx_kmem.v യുടെ വയർ അറേകൾ
ഈ ചിത്രം hdcp2x_rx_kmem.v (cert_rx_prod, kprivrx_qinv_prod, ഒപ്പം lc128_prod) എന്നതിനായുള്ള വയർ അറേകൾ കാണിക്കുന്നു.ampHDCP2 RX DCP കീയുടെ le file in
പേജ് 38-ൽ ചിത്രം 108.

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - പൊതു സർട്ടിഫിക്കറ്റ് 2

4.3.3.1.4. hdcp2x_tx_kmem.v file
hdcp2x_tx_kmem.v എന്നതിനായി file:

  • ശരിയായ HDCP2 TX DCP കീ തിരിച്ചറിയാൻ file hdcp2x_tx_kmem.v എന്നതിനായി, ആദ്യ 4 ബൈറ്റുകൾ ഉറപ്പാക്കുക file "0x00, 0x00, 0x00, 0x01" എന്നിവയാണ്.
  • ഡിസിപി കീയിലെ കീകൾ fileലിറ്റിൽ എൻഡിയൻ ഫോർമാറ്റിലാണ്.
  • പകരമായി, നിങ്ങൾക്ക് hdcp128x_rx_kmem.v-ൽ നിന്ന് നേരിട്ട് hdcp2x_tx_kmem.v-ലേക്ക് lc2_prod പ്രയോഗിക്കാവുന്നതാണ്. കീകൾ ഒരേ മൂല്യങ്ങൾ പങ്കിടുന്നു.

ചിത്രം 40. hdcp2x_tx_kmem.v യുടെ വയർ അറേ
HDCP2 TX DCP കീയിൽ നിന്നുള്ള കൃത്യമായ ബൈറ്റ് മാപ്പിംഗ് ഈ ചിത്രം കാണിക്കുന്നു file hdcp2x_tx_kmem.v-ലേക്ക്.

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - പൊതു സർട്ടിഫിക്കറ്റ് 3

4.3.3.2. എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ എക്സ്റ്റേണൽ ഫ്ലാഷ് മെമ്മറിയിലോ അല്ലെങ്കിൽ EEPROM (പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് = 1)
ചിത്രം 41. ഹൈ ലെവൽ ഓവർview HDCP കീ മാനേജ്മെൻ്റിൻ്റെ

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - പൊതു സർട്ടിഫിക്കറ്റ് 4

പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് പാരാമീറ്റർ ഓണായിരിക്കുമ്പോൾ, ഇൻറൽ നൽകുന്ന കീ എൻക്രിപ്ഷൻ സോഫ്റ്റ്വെയർ യൂട്ടിലിറ്റിയും (KEYENC) കീ പ്രോഗ്രാമർ ഡിസൈനും ഉപയോഗിച്ച് HDCP പ്രൊഡക്ഷൻ കീ എൻക്രിപ്ഷൻ്റെ നിയന്ത്രണം നിങ്ങൾ കൈവശം വയ്ക്കുന്നു. നിങ്ങൾ HDCP പ്രൊഡക്ഷൻ കീകളും 128 ബിറ്റ് HDCP സംരക്ഷണ കീയും നൽകണം. HDCP സംരക്ഷണ കീ
HDCP പ്രൊഡക്ഷൻ കീ എൻക്രിപ്റ്റ് ചെയ്യുകയും ബാഹ്യ ഫ്ലാഷ് മെമ്മറിയിൽ കീ സംഭരിക്കുകയും ചെയ്യുന്നു (ഉദാample, EEPROM) HDMI മകൾ കാർഡിൽ.
പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് പാരാമീറ്റർ ഓണാക്കുക, HDCP IP കോറുകളിൽ കീ ഡീക്രിപ്ഷൻ ഫീച്ചർ (KEYDEC) ലഭ്യമാകും. അതേ HDCP സംരക്ഷണം
പ്രോസസ്സിംഗ് എഞ്ചിനുകൾക്കുള്ള റൺ ടൈമിൽ HDCP പ്രൊഡക്ഷൻ കീകൾ വീണ്ടെടുക്കാൻ KEYDEC-ൽ കീ ഉപയോഗിക്കണം. KEYENC, KEYDEC, Atmel AT24CS32 32-Kbit സീരിയൽ EEPROM, Atmel AT24C16A 16-Kbit സീരിയൽ EEPROM എന്നിവയും കുറഞ്ഞത് 2-Kbit റോം വലുപ്പമുള്ള അനുയോജ്യമായ I16C EEPROM ഉപകരണങ്ങളും പിന്തുണയ്ക്കുന്നു.

കുറിപ്പ്:

  1. HDMI 2.0 FMC മകൾ കാർഡ് റിവിഷൻ 11-ന്, മകൾ കാർഡിലെ EEPROM Atmel AT24CS32 ആണെന്ന് ഉറപ്പാക്കുക. Bitec HDMI 2.0 FMC മകൾ കാർഡ് റിവിഷൻ 11-ൽ രണ്ട് വ്യത്യസ്ത വലുപ്പത്തിലുള്ള EEPROM ഉപയോഗിക്കുന്നു.
  2. എച്ച്ഡിസിപി പ്രൊഡക്ഷൻ കീകൾ എൻക്രിപ്റ്റ് ചെയ്യാൻ നിങ്ങൾ മുമ്പ് KEYENC ഉപയോഗിക്കുകയും 21.2 അല്ലെങ്കിൽ അതിന് മുമ്പുള്ള പതിപ്പിൽ പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് ഓൺ ചെയ്യുകയും ചെയ്തിട്ടുണ്ടെങ്കിൽ, നിങ്ങൾ KEYENC സോഫ്റ്റ്വെയർ യൂട്ടിലിറ്റി ഉപയോഗിച്ച് HDCP പ്രൊഡക്ഷൻ കീകൾ വീണ്ടും എൻക്രിപ്റ്റ് ചെയ്യുകയും പതിപ്പ് 21.3-ൽ നിന്ന് HDCP IP-കൾ പുനഃസൃഷ്ടിക്കുകയും ചെയ്യേണ്ടതുണ്ട്.
    മുന്നോട്ട്.

4.3.3.2.1. ഇൻ്റൽ KEYENC
നിങ്ങൾ നൽകുന്ന 128 ബിറ്റ് HDCP പ്രൊട്ടക്ഷൻ കീ ഉപയോഗിച്ച് HDCP പ്രൊഡക്ഷൻ കീകൾ എൻക്രിപ്റ്റ് ചെയ്യാൻ ഇൻ്റൽ ഉപയോഗിക്കുന്ന ഒരു കമാൻഡ് ലൈൻ സോഫ്റ്റ്‌വെയർ യൂട്ടിലിറ്റിയാണ് KEYENC. KEYENC എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ ഹെക്സ് അല്ലെങ്കിൽ ബിൻ അല്ലെങ്കിൽ ഹെഡറിൽ ഔട്ട്പുട്ട് ചെയ്യുന്നു file ഫോർമാറ്റ്. KEYENC mif-ഉം സൃഷ്ടിക്കുന്നു file നിങ്ങൾ നൽകിയ 128 ബിറ്റ് HDCP സംരക്ഷണ കീ അടങ്ങിയിരിക്കുന്നു. KEYDEC
mif ആവശ്യമാണ് file.

സിസ്റ്റം ആവശ്യകത:

  1. Windows 86 OS ഉള്ള x64 10-ബിറ്റ് മെഷീൻ
  2. വിഷ്വൽ സ്റ്റുഡിയോ 2019 (x64)-നുള്ള വിഷ്വൽ സി++ പുനർവിതരണം ചെയ്യാവുന്ന പാക്കേജ്

കുറിപ്പ്:
VS 2019-നായി നിങ്ങൾ Microsoft Visual C++ ഇൻസ്റ്റാൾ ചെയ്യണം. Windows ➤ Control Panel ➤ പ്രോഗ്രാമുകളും ഫീച്ചറുകളും ഉപയോഗിച്ച് വിഷ്വൽ C++ പുനർവിതരണം ചെയ്യാവുന്നത് ഇൻസ്റ്റാൾ ചെയ്തിട്ടുണ്ടോ എന്ന് നിങ്ങൾക്ക് പരിശോധിക്കാം. Microsoft Visual C++ ഇൻസ്റ്റാൾ ചെയ്തിട്ടുണ്ടെങ്കിൽ, നിങ്ങൾക്ക് Visual C++ xxxx കാണാൻ കഴിയും
പുനർവിതരണം ചെയ്യാവുന്നത് (x64). അല്ലെങ്കിൽ, നിങ്ങൾക്ക് വിഷ്വൽ സി++ ഡൗൺലോഡ് ചെയ്ത് ഇൻസ്റ്റാൾ ചെയ്യാം
Microsoft-ൽ നിന്ന് വീണ്ടും വിതരണം ചെയ്യാവുന്നതാണ് webസൈറ്റ്. ഡൗൺലോഡ് ലിങ്കിനായി ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക.

പട്ടിക 55. KEYENC കമാൻഡ് ലൈൻ ഓപ്ഷനുകൾ

കമാൻഡ് ലൈൻ ഓപ്ഷനുകൾ വാദം/വിവരണം
-k <HDCP protection key file>
വാചകം file ഹെക്സാഡെസിമലിൽ 128 ബിറ്റ് എച്ച്ഡിസിപി പ്രൊട്ടക്ഷൻ കീ മാത്രമേ അടങ്ങിയിട്ടുള്ളൂ. ഉദാample: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff
-hdcp1tx <HDCP 1.4 TX production keys file>
HDCP 1.4 ട്രാൻസ്മിറ്റർ പ്രൊഡക്ഷൻ കീകൾ file ഡിസിപിയിൽ നിന്ന് (.ബിൻ file)
-hdcp1rx <HDCP 1.4 RX production keys file>
HDCP 1.4 റിസീവർ പ്രൊഡക്ഷൻ കീകൾ file ഡിസിപിയിൽ നിന്ന് (.ബിൻ file)
-hdcp2tx <HDCP 2.3 TX production keys file>
HDCP 2.3 ട്രാൻസ്മിറ്റർ പ്രൊഡക്ഷൻ കീകൾ file ഡിസിപിയിൽ നിന്ന് (.ബിൻ file)
-hdcp2rx <HDCP 2.3 RX production keys file>
HDCP 2.3 റിസീവർ പ്രൊഡക്ഷൻ കീകൾ file ഡിസിപിയിൽ നിന്ന് (.ബിൻ file)
-hdcp1txkeys തിരഞ്ഞെടുത്ത ഇൻപുട്ടിനുള്ള കീ ശ്രേണി വ്യക്തമാക്കുക (.bin) files
-hdcp1txkeys|hdcp1rxkeys|hdcp2rxkeys nm എവിടെ
n = കീ ആരംഭം (1 അല്ലെങ്കിൽ >1) m = കീ അവസാനം (n അല്ലെങ്കിൽ >n) ഉദാampLe:
ഓരോ HDCP 1 TX, HDCP 1000 RX, HCDP എന്നിവയിൽ നിന്നും 1.4 മുതൽ 1.4 വരെ കീകൾ തിരഞ്ഞെടുക്കുക
2.3 RX പ്രൊഡക്ഷൻ കീകൾ file.
"-hdcp1txkeys 1-1000 -hdcp1rxkeys 1-1000 -hdcp2rxkeys 1-1000"
-hdcp1rxkeys
-hdcp2rxkeys
തുടർന്നു…
കമാൻഡ് ലൈൻ ഓപ്ഷനുകൾ വാദം/വിവരണം
കുറിപ്പ്: 1. നിങ്ങൾ HDCP പ്രൊഡക്ഷൻ കീകളൊന്നും ഉപയോഗിക്കുന്നില്ലെങ്കിൽ file, നിങ്ങൾക്ക് HDCP കീ ശ്രേണി ആവശ്യമില്ല. നിങ്ങൾ കമാൻഡ് ലൈനിൽ ആർഗ്യുമെൻ്റ് ഉപയോഗിക്കുന്നില്ലെങ്കിൽ, സ്ഥിരസ്ഥിതി കീ ശ്രേണി 0 ആണ്.
2. HDCP പ്രൊഡക്ഷൻ കീകൾക്കായി നിങ്ങൾക്ക് കീകളുടെ വ്യത്യസ്ത സൂചിക തിരഞ്ഞെടുക്കാനും കഴിയും file. എന്നിരുന്നാലും, തിരഞ്ഞെടുത്ത ഓപ്ഷനുകളുമായി കീകളുടെ എണ്ണം പൊരുത്തപ്പെടണം.
Example: വ്യത്യസ്ത 100 കീകൾ തിരഞ്ഞെടുക്കുക
HDCP 100 TX പ്രൊഡക്ഷൻ കീകളിൽ നിന്ന് ആദ്യത്തെ 1.4 കീകൾ തിരഞ്ഞെടുക്കുക file "-hdcp1txkeys 1-100"
HDCP 300 RX പ്രൊഡക്ഷൻ കീകൾക്കായി 400 മുതൽ 1.4 വരെയുള്ള കീകൾ തിരഞ്ഞെടുക്കുക file "-hdcp1rxkeys 300-400"
HDCP 600 RX പ്രൊഡക്ഷൻ കീകൾക്കായി 700 മുതൽ 2.3 വരെയുള്ള കീകൾ തിരഞ്ഞെടുക്കുക file "-hdcp2rxkeys 600-700"
-o ഔട്ട്പുട്ട് file ഫോർമാറ്റ് . സ്ഥിരസ്ഥിതി ഹെക്സ് ആണ് file.
ബൈനറിയിൽ എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ സൃഷ്ടിക്കുക file ഫോർമാറ്റ്: -o ബിൻ ഹെക്സിൽ എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ ജനറേറ്റ് ചെയ്യുക file ഫോർമാറ്റ്: -o hex ഹെഡറിൽ എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ സൃഷ്ടിക്കുക file ഫോർമാറ്റ്: -ഓ
- ചെക്ക്-കീകൾ ഇൻപുട്ടിൽ ലഭ്യമായ കീകളുടെ എണ്ണം പ്രിൻ്റ് ചെയ്യുക fileഎസ്. ഉദാampLe:
keyenc.exe -hdcp1tx file> -hdcp1rx
<HDCP 1.4 RX production keys file> -hdcp2tx file> -hdcp2rx file> -ചെക്ക്-കീകൾ
കുറിപ്പ്: മുകളിൽ പറഞ്ഞിരിക്കുന്നതുപോലെ കമാൻഡ് ലൈനിൻ്റെ അവസാനം പാരാമീറ്റർ -ചെക്ക്-കീകൾ ഉപയോഗിക്കുകample.
--പതിപ്പ് KEYENC പതിപ്പ് നമ്പർ പ്രിൻ്റ് ചെയ്യുക

എൻക്രിപ്റ്റ് ചെയ്യുന്നതിന് നിങ്ങൾക്ക് HDCP 1.4 കൂടാതെ/അല്ലെങ്കിൽ HDCP 2.3 പ്രൊഡക്ഷൻ കീകൾ തിരഞ്ഞെടുക്കാവുന്നതാണ്. ഉദാample, എൻക്രിപ്റ്റ് ചെയ്യാൻ HDCP 2.3 RX പ്രൊഡക്ഷൻ കീകൾ മാത്രം ഉപയോഗിക്കുന്നതിന് -hdcp2rx മാത്രം ഉപയോഗിക്കുക
<HDCP 2.3 RX production keys file> -hdcp2rxkeys കമാൻഡ് ലൈൻ പരാമീറ്ററുകളിൽ.
പട്ടിക 56. KEYENC പൊതുവായ പിശക് സന്ദേശ മാർഗ്ഗനിർദ്ദേശം

പിശക് സന്ദേശം മാർഗ്ഗരേഖ
പിശക്: HDCP സംരക്ഷണ കീ file കാണുന്നില്ല കമാൻഡ് ലൈൻ പാരാമീറ്റർ കാണുന്നില്ല -k file>
പിശക്: കീ 32 ഹെക്‌സ് അക്കങ്ങളായിരിക്കണം (ഉദാ: f0f1f2f3f4f5f6f7f8f9fafbfcfdfeff) HDCP സംരക്ഷണ കീ file 32 ഹെക്സാഡെസിമൽ അക്കങ്ങളിൽ HDCP സംരക്ഷണ കീ മാത്രമേ അടങ്ങിയിരിക്കാവൂ.
പിശക്: കീ ശ്രേണി വ്യക്തമാക്കുക നൽകിയിരിക്കുന്ന ഇൻപുട്ട് HDCP പ്രൊഡക്ഷൻ കീകൾക്കായി കീ ശ്രേണി വ്യക്തമാക്കിയിട്ടില്ല file.
പിശക്: അസാധുവായ കീ ശ്രേണി -hdcp1txkeys അല്ലെങ്കിൽ -hdcp1rxkeys അല്ലെങ്കിൽ -hdcp2rxkeys എന്നിവയ്‌ക്കായി വ്യക്തമാക്കിയ കീ ശ്രേണി ശരിയല്ല.
പിശക്: സൃഷ്ടിക്കാൻ കഴിയില്ലFileപേര്> keyenc.exe പ്രവർത്തിപ്പിക്കുന്ന ഫോൾഡർ അനുമതി പരിശോധിക്കുക.
പിശക്: -hdcp1txkeys ഇൻപുട്ട് അസാധുവാണ് HDCP 1.4 TX പ്രൊഡക്ഷൻ കീകൾക്കുള്ള ഇൻപുട്ട് കീ ശ്രേണി ഫോർമാറ്റ് അസാധുവാണ്. ശരിയായ ഫോർമാറ്റ് “-hdcp1txkeys nm” ആണ്, ഇവിടെ n >= 1, m >= n
പിശക്: -hdcp1rxkeys ഇൻപുട്ട് അസാധുവാണ് HDCP 1.4 RX പ്രൊഡക്ഷൻ കീകൾക്കുള്ള ഇൻപുട്ട് കീ ശ്രേണി ഫോർമാറ്റ് അസാധുവാണ്. ശരിയായ ഫോർമാറ്റ് “-hdcp1rxkeys nm” ആണ്, ഇവിടെ n >= 1, m >= n
പിശക്: -hdcp2rxkeys ഇൻപുട്ട് അസാധുവാണ് HDCP 2.3 RX പ്രൊഡക്ഷൻ കീകൾക്കുള്ള ഇൻപുട്ട് കീ ശ്രേണി ഫോർമാറ്റ് അസാധുവാണ്. ശരിയായ ഫോർമാറ്റ് “-hdcp2rxkeys nm” ആണ്, ഇവിടെ n >= 1, m >= n
തുടർന്നു…
പിശക് സന്ദേശം മാർഗ്ഗരേഖ
പിശക്: അസാധുവാണ് file <fileപേര്> HDCP പ്രൊഡക്ഷൻ കീകൾ അസാധുവാണ് file.
പിശക്: file -o ഓപ്ഷനായി കാണുന്നില്ല എന്ന് ടൈപ്പ് ചെയ്യുക -o എന്നതിനുള്ള കമാൻഡ് ലൈൻ പാരാമീറ്റർ കാണുന്നില്ല .
പിശക്: അസാധുവാണ് fileപേര് -fileപേര്> <fileപേര്> അസാധുവാണ്, ദയവായി സാധുവായത് ഉപയോഗിക്കുക fileപ്രത്യേക പ്രതീകങ്ങളില്ലാത്ത പേര്.

സിംഗിൾ EEPROM-നായി ഏക കീ എൻക്രിപ്റ്റ് ചെയ്യുക
ഔട്ട്പുട്ടിനൊപ്പം HDCP 1.4 TX, HDCP 1.4 RX, HDCP 2.3 TX, HDCP 2.3 RX എന്നിവയുടെ സിംഗിൾ കീ എൻക്രിപ്റ്റ് ചെയ്യുന്നതിന് വിൻഡോസ് കമാൻഡ് പ്രോംപ്റ്റിൽ നിന്ന് ഇനിപ്പറയുന്ന കമാൻഡ് ലൈൻ പ്രവർത്തിപ്പിക്കുക file തലക്കെട്ടിൻ്റെ ഫോർമാറ്റ് file സിംഗിൾ EEPROM-ന്:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1-1 -hdcp1rxkeys 1-1 -hdcp2rxkeys 1-1 -ഓ

N EEPROM-കൾക്കായി N കീകൾ എൻക്രിപ്റ്റ് ചെയ്യുക
HDCP 1 TX, HDCP 1.4 RX, HDCP 1.4 TX, HDCP 2.3 RX എന്നിവയുടെ N കീകൾ (കീ 2.3 മുതൽ ആരംഭിക്കുന്നത്) എൻക്രിപ്റ്റ് ചെയ്യുന്നതിന് വിൻഡോസ് കമാൻഡ് പ്രോംപ്റ്റിൽ നിന്ന് ഇനിപ്പറയുന്ന കമാൻഡ് ലൈൻ പ്രവർത്തിപ്പിക്കുക file ഹെക്സിൻറെ ഫോർമാറ്റ് file N EEPROM-കൾക്കായി:
keyenc.exe -k file> -hdcp1tx file> -hdcp1rx file> -hdcp2tx file> -hdcp2rx file> -hdcp1txkeys 1 -hdcp1rxkeys 1- -hdcp2rxkeys 1- -o ഹെക്‌സ്, ഇവിടെ N എന്നത് >= 1 ആണ് കൂടാതെ എല്ലാ ഓപ്‌ഷനുകൾക്കും പൊരുത്തപ്പെടണം.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
വിഷ്വൽ സ്റ്റുഡിയോ 2019-നുള്ള Microsoft Visual C++
ഡൗൺലോഡിനായി Microsoft Visual C++ x86 പുനർവിതരണം ചെയ്യാവുന്ന പാക്കേജ് (vc_redist.x86.exe) നൽകുന്നു. ലിങ്ക് മാറുകയാണെങ്കിൽ, മൈക്രോസോഫ്റ്റ് സെർച്ച് എഞ്ചിനിൽ നിന്ന് "വിഷ്വൽ സി++ പുനർവിതരണം ചെയ്യാവുന്നത്" എന്ന് തിരയാൻ ഇൻ്റൽ നിങ്ങളെ ശുപാർശ ചെയ്യുന്നു.

4.3.3.2.2. പ്രധാന പ്രോഗ്രാമർ
എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ EEPROM-ലേക്ക് പ്രോഗ്രാം ചെയ്യുന്നതിന്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. പ്രധാന പ്രോഗ്രാമർ ഡിസൈൻ പകർത്തുക fileഇനിപ്പറയുന്ന പാതയിൽ നിന്ന് നിങ്ങളുടെ പ്രവർത്തന ഡയറക്ടറിയിലേക്ക്: /hdcp2x/hw_demo/key_programmer/
  2. സോഫ്റ്റ്വെയർ തലക്കെട്ട് പകർത്തുക file (hdcp_key .h) സോഫ്റ്റ്‌വെയർ/key_programmer_src/ ഡയറക്‌ടറിയിലേക്ക് KEYENC സോഫ്‌റ്റ്‌വെയർ യൂട്ടിലിറ്റിയിൽ നിന്ന് (പേജ് 113-ലെ സിംഗിൾ EEPROM-നുള്ള വിഭാഗം എൻക്രിപ്റ്റ് സിംഗിൾ കീ) ജനറേറ്റുചെയ്‌ത് അതിനെ hdcp_key.h എന്ന് പുനർനാമകരണം ചെയ്യുക.
  3. ./runall.tcl പ്രവർത്തിപ്പിക്കുക. ഈ സ്ക്രിപ്റ്റ് ഇനിപ്പറയുന്ന കമാൻഡുകൾ നടപ്പിലാക്കുന്നു:
    • IP കാറ്റലോഗ് സൃഷ്ടിക്കുക files
    • പ്ലാറ്റ്ഫോം ഡിസൈനർ സിസ്റ്റം ജനറേറ്റ് ചെയ്യുക
    • ഒരു ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്ടിക്കുക
    • ഒരു സോഫ്‌റ്റ്‌വെയർ വർക്ക്‌സ്‌പേസ് സൃഷ്‌ടിക്കുകയും സോഫ്‌റ്റ്‌വെയർ നിർമ്മിക്കുകയും ചെയ്യുക
    • ഒരു പൂർണ്ണ സമാഹാരം നടത്തുക
  4. സോഫ്റ്റ്‌വെയർ ഒബ്ജക്റ്റ് ഡൗൺലോഡ് ചെയ്യുക File എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ EEPROM-ലേക്ക് പ്രോഗ്രാം ചെയ്യുന്നതിന് FPGA-യിലേക്ക് (.sof) ചേർക്കുക.

Stratix 10 HDMI RX-TX റീട്രാൻസ്മിറ്റ് ഡിസൈൻ എക്സി ജനറേറ്റ് ചെയ്യുകample പിന്തുണ HDCP 2.3, പിന്തുണ HDCP 1.4 പാരാമീറ്ററുകൾ ഓണാക്കിയ ശേഷം HDCP സംരക്ഷണ കീ ഉൾപ്പെടുത്തുന്നതിന് ഇനിപ്പറയുന്ന ഘട്ടം പിന്തുടരുക.

  • mif പകർത്തുക file (hdcp_kmem.mif) KEYENC സോഫ്റ്റ്‌വെയർ യൂട്ടിലിറ്റിയിൽ നിന്ന് (പേജ് 113-ലെ സിംഗിൾ EEPROM-നുള്ള വിഭാഗം എൻക്രിപ്റ്റ് സിംഗിൾ കീ) /quartus/hdcp/ ഡയറക്ടറി.

4.3.4. ഡിസൈൻ കംപൈൽ ചെയ്യുക
FPGA-യിൽ നിങ്ങളുടേതായ പ്ലെയിൻ HDCP പ്രൊഡക്ഷൻ കീകൾ ഉൾപ്പെടുത്തിയ ശേഷം അല്ലെങ്കിൽ EEPROM-ലേക്ക് എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ പ്രോഗ്രാം ചെയ്ത ശേഷം, നിങ്ങൾക്ക് ഇപ്പോൾ ഡിസൈൻ കംപൈൽ ചെയ്യാം.

  1. ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ സമാരംഭിച്ച് തുറക്കുക /quartus/a10_hdmi2_demo.qpf.
  2. പ്രോസസ്സിംഗ് ➤ കംപൈലേഷൻ ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.

4.3.5. View ഫലങ്ങൾ
പ്രകടനത്തിൻ്റെ അവസാനം, നിങ്ങൾക്ക് കഴിയും view HDCP പ്രവർത്തനക്ഷമമാക്കിയ HDMI ബാഹ്യ സിങ്കിലെ ഫലങ്ങൾ.
ലേക്ക് view പ്രകടനത്തിൻ്റെ ഫലങ്ങൾ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. Intel FPGA ബോർഡ് പവർ അപ്പ് ചെയ്യുക.
  2. എന്നതിലേക്ക് ഡയറക്ടറി മാറ്റുക /ക്വാർട്ടസ് /.
  3. സോഫ്റ്റ്‌വെയർ ഒബ്ജക്റ്റ് ഡൗൺലോഡ് ചെയ്യുന്നതിന് നിയോസ് II കമാൻഡ് ഷെല്ലിൽ ഇനിപ്പറയുന്ന കമാൻഡ് ടൈപ്പ് ചെയ്യുക. File (.sof) FPGA-യിലേക്ക്. nios2-configure-sof ഔട്ട്‌പുട്ട്_files/ .sof
  4. എച്ച്ഡിസിപി പ്രാപ്തമാക്കിയ എച്ച്ഡിഎംഐ എക്‌സ്‌റ്റേണൽ സോഴ്‌സും സിങ്കും പവർ അപ്പ് ചെയ്യുക (നിങ്ങൾ അങ്ങനെ ചെയ്തിട്ടില്ലെങ്കിൽ). HDMI എക്‌സ്‌റ്റേണൽ സിങ്ക് നിങ്ങളുടെ HDMI ബാഹ്യ ഉറവിടത്തിൻ്റെ ഔട്ട്‌പുട്ട് പ്രദർശിപ്പിക്കുന്നു.

4.3.5.1. പുഷ് ബട്ടണുകളും എൽഇഡി ഫംഗ്ഷനുകളും
നിങ്ങളുടെ പ്രദർശനം നിയന്ത്രിക്കാൻ ബോർഡിലെ പുഷ് ബട്ടണുകളും LED ഫംഗ്‌ഷനുകളും ഉപയോഗിക്കുക.

പട്ടിക 57. പുഷ് ബട്ടണും LED സൂചകങ്ങളും (പിന്തുണ FRL = 0)

പുഷ് ബട്ടൺ/എൽഇഡി പ്രവർത്തനങ്ങൾ
cpu_resetn സിസ്റ്റം റീസെറ്റ് ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[0] സാധാരണ HDMI ഉറവിടത്തിലേക്ക് HPD സിഗ്നൽ ടോഗിൾ ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[1] • DVI എൻകോഡ് ചെയ്‌ത സിഗ്നൽ അയയ്‌ക്കാൻ TX കോറിന് നിർദ്ദേശം നൽകാൻ അമർത്തിപ്പിടിക്കുക.
• HDMI എൻകോഡ് ചെയ്ത സിഗ്നൽ അയയ്ക്കാൻ റിലീസ് ചെയ്യുക.
• ഇൻകമിംഗ് വീഡിയോ 8 bpc RGB കളർ സ്പേസിലാണെന്ന് ഉറപ്പാക്കുക.
user_pb[2] • സൈഡ്ബാൻഡ് സിഗ്നലുകളിൽ നിന്ന് ഇൻഫോഫ്രെയിമുകൾ അയക്കുന്നത് നിർത്താൻ TX കോറിന് നിർദ്ദേശം നൽകാൻ അമർത്തിപ്പിടിക്കുക.
• സൈഡ്ബാൻഡ് സിഗ്നലുകളിൽ നിന്ന് ഇൻഫോഫ്രെയിമുകൾ അയയ്ക്കുന്നത് പുനരാരംഭിക്കുന്നതിന് റിലീസ് ചെയ്യുക.
user_led[0] RX HDMI PLL ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
 user_led[1] RX HDMI കോർ ലോക്ക് നില
• 0: കുറഞ്ഞത് ഒരു ചാനലെങ്കിലും അൺലോക്ക് ചെയ്‌തു
• 1: എല്ലാ 3 ചാനലുകളും ലോക്ക് ചെയ്തു
user_led[2] RX HDCP1x IP ഡീക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
 user_led[3] RX HDCP2x IP ഡീക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
 user_led[4] TX HDMI PLL ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
 user_led[5] TX ട്രാൻസ്‌സിവർ PLL ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
 user_led[6] TX HDCP1x IP എൻക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
 user_led[7] TX HDCP2x IP എൻക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം

പട്ടിക 58. പുഷ് ബട്ടണും LED സൂചകങ്ങളും (പിന്തുണ FRL = 1)

പുഷ് ബട്ടൺ/എൽഇഡി പ്രവർത്തനങ്ങൾ
cpu_resetn സിസ്റ്റം റീസെറ്റ് ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_dipsw പാസ്‌ത്രൂ മോഡ് ടോഗിൾ ചെയ്യുന്നതിന് ഉപയോക്തൃ-നിർവചിച്ച DIP സ്വിച്ച്.
• ഓഫ് (സ്ഥിര സ്ഥാനം) = പാസ്ത്രൂ
FPGA-യിലെ HDMI RX, ബാഹ്യ സിങ്കിൽ നിന്ന് EDID നേടുകയും അത് ബന്ധിപ്പിച്ചിട്ടുള്ള ബാഹ്യ ഉറവിടത്തിലേക്ക് അവതരിപ്പിക്കുകയും ചെയ്യുന്നു.
• ഓൺ = നിയോസ് II ടെർമിനലിൽ നിന്ന് നിങ്ങൾക്ക് RX പരമാവധി FRL നിരക്ക് നിയന്ത്രിക്കാം. പരമാവധി FRL നിരക്ക് മൂല്യം കൈകാര്യം ചെയ്തുകൊണ്ട് കമാൻഡ് RX EDID പരിഷ്ക്കരിക്കുന്നു.
റഫർ ചെയ്യുക വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നു വ്യത്യസ്ത FRL നിരക്കുകൾ ക്രമീകരിക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് പേജ് 33-ൽ.
തുടർന്നു…
പുഷ് ബട്ടൺ/എൽഇഡി പ്രവർത്തനങ്ങൾ
user_pb[0] സാധാരണ HDMI ഉറവിടത്തിലേക്ക് HPD സിഗ്നൽ ടോഗിൾ ചെയ്യാൻ ഒരിക്കൽ അമർത്തുക.
user_pb[1] സംവരണം ചെയ്തു.
user_pb[2] Bitec HDMI 2.1 FMC മകൾ കാർഡിന്റെ TX-ലേക്ക് ബന്ധിപ്പിച്ചിരിക്കുന്ന സിങ്കിൽ നിന്ന് SCDC രജിസ്റ്ററുകൾ വായിക്കാൻ ഒരിക്കൽ അമർത്തുക.
കുറിപ്പ്: വായന പ്രവർത്തനക്ഷമമാക്കാൻ, നിങ്ങൾ സോഫ്‌റ്റ്‌വെയറിൽ DEBUG_MODE 1 ആയി സജ്ജീകരിക്കണം.
user_led_g[0] RX FRL ക്ലോക്ക് PLL ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
user_led_g[1] RX HDMI വീഡിയോ ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
user_led_g[2] RX HDCP1x IP ഡീക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
user_led_g[3] RX HDCP2x IP ഡീക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
user_led_g[4] TX FRL ക്ലോക്ക് PLL ലോക്ക് നില.
• 0: അൺലോക്ക് ചെയ്തു
• 1: ലോക്ക് ചെയ്തു
user_led_g[5] TX HDMI വീഡിയോ ലോക്ക് നില.
• 0 = അൺലോക്ക് ചെയ്തു
• 1 = പൂട്ടി
user_led_g[6] TX HDCP1x IP എൻക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം
user_led_g[7] TX HDCP2x IP എൻക്രിപ്ഷൻ നില.
• 0: നിഷ്ക്രിയം
• 1: സജീവം

4.4 FPGA ഡിസൈനിൽ ഉൾച്ചേർത്ത എൻക്രിപ്ഷൻ കീയുടെ സംരക്ഷണം
പല എഫ്പിജിഎ ഡിസൈനുകളും എൻക്രിപ്ഷൻ നടപ്പിലാക്കുന്നു, കൂടാതെ പലപ്പോഴും എഫ്പിജിഎ ബിറ്റ്സ്ട്രീമിൽ രഹസ്യ കീകൾ എംബഡ് ചെയ്യേണ്ടത് ആവശ്യമാണ്. Intel Stratix 10, Intel Agilex പോലുള്ള പുതിയ ഉപകരണ കുടുംബങ്ങളിൽ, ഈ രഹസ്യ കീകൾ സുരക്ഷിതമായി നൽകാനും നിയന്ത്രിക്കാനും കഴിയുന്ന ഒരു സെക്യുർ ഡിവൈസ് മാനേജർ ബ്ലോക്ക് ഉണ്ട്. ഈ ഫീച്ചറുകൾ നിലവിലില്ലാത്തിടത്ത്, ഉൾച്ചേർത്ത രഹസ്യ യൂസർ കീകൾ ഉൾപ്പെടെ, FPGA ബിറ്റ്സ്ട്രീമിൻ്റെ ഉള്ളടക്കം നിങ്ങൾക്ക് എൻക്രിപ്ഷൻ ഉപയോഗിച്ച് സുരക്ഷിതമാക്കാം.
ഉപയോക്തൃ കീകൾ നിങ്ങളുടെ ഡിസൈൻ പരിതസ്ഥിതിയിൽ സുരക്ഷിതമായി സൂക്ഷിക്കുകയും ഒരു ഓട്ടോമേറ്റഡ് സെക്യൂരിറ്റി പ്രോസസ് ഉപയോഗിച്ച് ഡിസൈനിലേക്ക് ചേർക്കുകയും വേണം. ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം ടൂളുകൾ ഉപയോഗിച്ച് നിങ്ങൾക്ക് എങ്ങനെ ഇത്തരമൊരു പ്രക്രിയ നടപ്പിലാക്കാമെന്ന് ഇനിപ്പറയുന്ന ഘട്ടങ്ങൾ കാണിക്കുന്നു.

  1. സുരക്ഷിതമല്ലാത്ത അന്തരീക്ഷത്തിൽ Intel Quartus Prime-ൽ HDL വികസിപ്പിക്കുകയും ഒപ്റ്റിമൈസ് ചെയ്യുകയും ചെയ്യുക.
  2. ഡിസൈൻ സുരക്ഷിതമായ അന്തരീക്ഷത്തിലേക്ക് മാറ്റുകയും രഹസ്യ കീ അപ്‌ഡേറ്റ് ചെയ്യുന്നതിനായി ഒരു ഓട്ടോമേറ്റഡ് പ്രോസസ്സ് നടപ്പിലാക്കുകയും ചെയ്യുക. ഓൺ-ചിപ്പ് മെമ്മറി കീ മൂല്യം ഉൾച്ചേർത്തു. കീ അപ്ഡേറ്റ് ചെയ്യുമ്പോൾ, മെമ്മറി ഇനിഷ്യലൈസേഷൻ file (.mif) മാറ്റാനും "quartus_cdb -update_mif" അസംബ്ലർ ഫ്ലോയ്ക്ക് വീണ്ടും കംപൈൽ ചെയ്യാതെ തന്നെ HDCP സംരക്ഷണ കീ മാറ്റാനും കഴിയും. ഈ ഘട്ടം വളരെ വേഗത്തിൽ പ്രവർത്തിക്കുകയും യഥാർത്ഥ സമയം സംരക്ഷിക്കുകയും ചെയ്യുന്നു.
  3. ഇൻറൽ ക്വാർട്ടസ് പ്രൈം ബിറ്റ്സ്ട്രീം എഫ്പിജിഎ കീ ഉപയോഗിച്ച് എൻക്രിപ്റ്റ് ചെയ്ത ശേഷം എൻക്രിപ്റ്റ് ചെയ്ത ബിറ്റ്സ്ട്രീം അന്തിമ പരിശോധനയ്ക്കും വിന്യാസത്തിനുമായി സുരക്ഷിതമല്ലാത്ത അന്തരീക്ഷത്തിലേക്ക് തിരികെ മാറ്റും.

FPGA-യിൽ നിന്ന് രഹസ്യ കീ വീണ്ടെടുക്കാൻ കഴിയുന്ന എല്ലാ ഡീബഗ് ആക്‌സസും പ്രവർത്തനരഹിതമാക്കാൻ ശുപാർശ ചെയ്യുന്നു. J പ്രവർത്തനരഹിതമാക്കുന്നതിലൂടെ നിങ്ങൾക്ക് ഡീബഗ് ശേഷികൾ പൂർണ്ണമായും പ്രവർത്തനരഹിതമാക്കാം.TAG പോർട്ട് ചെയ്യുക, അല്ലെങ്കിൽ തിരഞ്ഞെടുത്ത് പ്രവർത്തനരഹിതമാക്കുക, വീണ്ടുംview ഇൻ-സിസ്റ്റം മെമ്മറി എഡിറ്റർ അല്ലെങ്കിൽ സിഗ്നൽ ടാപ്പ് പോലുള്ള ഡീബഗ് സവിശേഷതകൾക്കൊന്നും കീ വീണ്ടെടുക്കാൻ കഴിയില്ല. FPGA സുരക്ഷാ സവിശേഷതകൾ ഉപയോഗിക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾക്ക് AN 556: ഇന്റൽ FPGA-കളിലെ ഡിസൈൻ സുരക്ഷാ സവിശേഷതകൾ ഉപയോഗിക്കുന്നത് കാണുക, FPGA ബിറ്റ്സ്ട്രീം എങ്ങനെ എൻക്രിപ്റ്റ് ചെയ്യാം, J പ്രവർത്തനരഹിതമാക്കുന്നത് പോലുള്ള സുരക്ഷാ ഓപ്ഷനുകൾ കോൺഫിഗർ ചെയ്യുക എന്നിവയെക്കുറിച്ചുള്ള നിർദ്ദിഷ്ട ഘട്ടങ്ങൾ ഉൾപ്പെടെ.TAG പ്രവേശനം.

കുറിപ്പ്:
MIF സ്റ്റോറേജിലെ രഹസ്യ കീയുടെ മറ്റൊരു കീ ഉപയോഗിച്ച് നിങ്ങൾക്ക് അവ്യക്തമാക്കൽ അല്ലെങ്കിൽ എൻക്രിപ്ഷൻ അധിക ഘട്ടം പരിഗണിക്കാം.
ബന്ധപ്പെട്ട വിവരങ്ങൾ
AN 556: ഇന്റൽ FPGA-കളിൽ ഡിസൈൻ സെക്യൂരിറ്റി ഫീച്ചറുകൾ ഉപയോഗിക്കുന്നു

4.5. സുരക്ഷാ പരിഗണനകൾ
HDCP ഫീച്ചർ ഉപയോഗിക്കുമ്പോൾ, ഇനിപ്പറയുന്ന സുരക്ഷാ പരിഗണനകൾ ശ്രദ്ധിക്കുക.

  • ഒരു റിപ്പീറ്റർ സിസ്റ്റം രൂപകൽപ്പന ചെയ്യുമ്പോൾ, ഇനിപ്പറയുന്ന വ്യവസ്ഥകളിൽ TX IP-യിൽ പ്രവേശിക്കുന്നതിൽ നിന്ന് ലഭിച്ച വീഡിയോ നിങ്ങൾ തടയണം:
    — ലഭിച്ച വീഡിയോ HDCP-എൻക്രിപ്റ്റ് ചെയ്തതാണെങ്കിൽ (അതായത് RX IP-ൽ നിന്ന് hdcp1_enabled അല്ലെങ്കിൽ hdcp2_enabled എന്ന എൻക്രിപ്ഷൻ നില ഉറപ്പിക്കുന്നു) കൂടാതെ ട്രാൻസ്മിറ്റ് ചെയ്ത വീഡിയോ HDCP-എൻക്രിപ്റ്റ് ചെയ്തിട്ടില്ല (അതായത് എൻക്രിപ്ഷൻ നില hdcp1_enabled അല്ലെങ്കിൽ hdcp2_enabled എന്നത് TXPXNUMX_enabled-ൽ നിന്ന് നോട്ട് അസ്സെർ ചെയ്ത IP ആണ്).
    — ലഭിച്ച വീഡിയോ HDCP TYPE 1 ആണെങ്കിൽ (അതായത് RX IP-ൽ നിന്നുള്ള സ്ട്രീമിഡ്_ടൈപ്പ് ഉറപ്പിച്ചതാണ്) പ്രക്ഷേപണം ചെയ്ത വീഡിയോ HDCP 1.4 എൻക്രിപ്റ്റഡ് ആണെങ്കിൽ (അതായത് TX IP-ൽ നിന്ന് hdcp1_enabled എന്ന എൻക്രിപ്ഷൻ നില ഉറപ്പിക്കുന്നു)
  • നിങ്ങളുടെ HDCP പ്രൊഡക്ഷൻ കീകളുടെയും ഏതെങ്കിലും ഉപയോക്തൃ എൻക്രിപ്ഷൻ കീകളുടെയും രഹസ്യാത്മകതയും സമഗ്രതയും നിങ്ങൾ നിലനിർത്തണം.
  • ഏതെങ്കിലും ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റുകളും ഡിസൈൻ ഉറവിടവും വികസിപ്പിക്കാൻ ഇൻ്റൽ നിങ്ങളെ ശക്തമായി ശുപാർശ ചെയ്യുന്നു fileകീകൾ പരിരക്ഷിക്കുന്നതിന് സുരക്ഷിതമായ ഒരു കമ്പ്യൂട്ട് പരിതസ്ഥിതിയിൽ എൻക്രിപ്ഷൻ കീകൾ അടങ്ങിയിരിക്കുന്നു.
  • അംഗീകൃതമല്ലാത്ത പകർപ്പെടുക്കൽ, റിവേഴ്സ് എഞ്ചിനീയറിംഗ്, ടി എന്നിവയിൽ നിന്ന് ഉൾച്ചേർത്ത എൻക്രിപ്ഷൻ കീകൾ ഉൾപ്പെടെയുള്ള ഡിസൈൻ പരിരക്ഷിക്കുന്നതിന് FPGA-കളിലെ ഡിസൈൻ സുരക്ഷാ സവിശേഷതകൾ ഉപയോഗിക്കാൻ Intel ശക്തമായി ശുപാർശ ചെയ്യുന്നു.ampഎറിംഗ്.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
AN 556: ഇന്റൽ FPGA-കളിൽ ഡിസൈൻ സെക്യൂരിറ്റി ഫീച്ചറുകൾ ഉപയോഗിക്കുന്നു

4.6 ഡീബഗ് മാർഗ്ഗനിർദ്ദേശങ്ങൾ
ഡീബഗ്ഗിംഗിനായി ഉപയോഗിക്കാവുന്ന ഉപയോഗപ്രദമായ HDCP സ്റ്റാറ്റസ് സിഗ്നലും സോഫ്റ്റ്‌വെയർ പാരാമീറ്ററുകളും ഈ വിഭാഗം വിവരിക്കുന്നു. മുൻ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നതിനെക്കുറിച്ച് പതിവായി ചോദിക്കുന്ന ചോദ്യങ്ങളും (FAQ) ഇതിൽ അടങ്ങിയിരിക്കുന്നുample.

4.6.1. HDCP സ്റ്റാറ്റസ് സിഗ്നലുകൾ
എച്ച്ഡിസിപി ഐപി കോറുകളുടെ പ്രവർത്തന അവസ്ഥ തിരിച്ചറിയാൻ ഉപയോഗപ്രദമായ നിരവധി സിഗ്നലുകൾ ഉണ്ട്. ഈ സിഗ്നലുകൾ ഡിസൈൻ എക്സിയിൽ ലഭ്യമാണ്ample ടോപ്പ്-ലെവൽ, ഓൺബോർഡ് LED-കളുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു:

സിഗ്നൽ നാമം ഫംഗ്ഷൻ
hdcp1_enabled_rx RX HDCP1x IP ഡീക്രിപ്ഷൻ നില 0: നിഷ്ക്രിയം
1: സജീവമാണ്
hdcp2_enabled_rx RX HDCP2x IP ഡീക്രിപ്ഷൻ നില 0: നിഷ്ക്രിയം
1: സജീവമാണ്
hdcp1_enabled_tx TX HDCP1x IP എൻക്രിപ്ഷൻ നില 0: നിഷ്ക്രിയം
1: സജീവമാണ്
hdcp2_enabled_tx TX HDCP2x IP എൻക്രിപ്ഷൻ നില 0: നിഷ്ക്രിയം
1: സജീവമാണ്

അതത് എൽഇഡി പ്ലെയ്‌സ്‌മെൻ്റുകൾക്കായി പേജ് 57 ലെ പട്ടിക 115 ഉം പേജ് 58 ലെ പട്ടിക 115 ഉം കാണുക.
ഈ സിഗ്നലുകളുടെ സജീവ നില സൂചിപ്പിക്കുന്നത് HDCP IP പ്രാമാണീകരിക്കുകയും എൻക്രിപ്റ്റ് ചെയ്ത വീഡിയോ സ്ട്രീം സ്വീകരിക്കുകയും/അയയ്ക്കുകയും ചെയ്യുന്നു എന്നാണ്. ഓരോ ദിശയ്ക്കും, HDCP1x അല്ലെങ്കിൽ HDCP2x മാത്രം
എൻക്രിപ്ഷൻ/ഡീക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നലുകൾ സജീവമാണ്. ഉദാample, hdcp1_enabled_rx അല്ലെങ്കിൽ hdcp2_enabled_rx സജീവമാണെങ്കിൽ, RX വശത്തുള്ള HDCP പ്രവർത്തനക്ഷമമാക്കുകയും ബാഹ്യ വീഡിയോ ഉറവിടത്തിൽ നിന്ന് എൻക്രിപ്റ്റ് ചെയ്ത വീഡിയോ സ്ട്രീം ഡീക്രിപ്റ്റ് ചെയ്യുകയും ചെയ്യുന്നു.

4.6.2. HDCP സോഫ്റ്റ്‌വെയർ പാരാമീറ്ററുകൾ പരിഷ്‌ക്കരിക്കുന്നു
HDCP ഡീബഗ്ഗിംഗ് പ്രക്രിയ സുഗമമാക്കുന്നതിന്, നിങ്ങൾക്ക് hdcp.c-യിലെ പാരാമീറ്ററുകൾ പരിഷ്‌ക്കരിക്കാം.
താഴെയുള്ള പട്ടിക കോൺഫിഗർ ചെയ്യാവുന്ന പാരാമീറ്ററുകളുടെയും അവയുടെ പ്രവർത്തനങ്ങളുടെയും പട്ടിക സംഗ്രഹിക്കുന്നു.

പരാമീറ്റർ ഫംഗ്ഷൻ
SUPPORT_HDCP1X TX വശത്ത് HDCP 1.4 പ്രവർത്തനക്ഷമമാക്കുക
SUPPORT_HDCP2X TX വശത്ത് HDCP 2.3 പ്രവർത്തനക്ഷമമാക്കുക
DEBUG_MODE_HDCP TX HDCP-യ്‌ക്കായി ഡീബഗ് സന്ദേശങ്ങൾ പ്രവർത്തനക്ഷമമാക്കുക
REPEATER_MODE HDCP ഡിസൈനിനായി റിപ്പീറ്റർ മോഡ് പ്രവർത്തനക്ഷമമാക്കുകample

പാരാമീറ്ററുകൾ പരിഷ്കരിക്കുന്നതിന്, hdcp.c-ൽ ആവശ്യമുള്ള മൂല്യങ്ങളിലേക്ക് മൂല്യങ്ങൾ മാറ്റുക. സമാഹാരം ആരംഭിക്കുന്നതിന് മുമ്പ്, build_sw_hdcp.sh-ൽ ഇനിപ്പറയുന്ന മാറ്റം വരുത്തുക:

  1. പരിഷ്കരിച്ച സോഫ്‌റ്റ്‌വെയർ തടയാൻ ഇനിപ്പറയുന്ന വരി കണ്ടെത്തി അതിൽ അഭിപ്രായമിടുക file ഒറിജിനൽ ഉപയോഗിച്ച് മാറ്റിസ്ഥാപിക്കുന്നു fileഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ ഇൻസ്റ്റലേഷൻ പാതയിൽ നിന്ന്.
    intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ടോപ്പ് ഘടകങ്ങൾ 3
  2.  അപ്‌ഡേറ്റ് ചെയ്‌ത സോഫ്‌റ്റ്‌വെയർ കംപൈൽ ചെയ്യാൻ “./build_sw_hdcp.sh” പ്രവർത്തിപ്പിക്കുക.
  3. സൃഷ്ടിച്ച .elf file രണ്ട് രീതികളിലൂടെ രൂപകൽപ്പനയിൽ ഉൾപ്പെടുത്താം:
    എ. “nios2-download -g റൺ ചെയ്യുക file പേര്>". ഡൗൺലോഡ് പ്രക്രിയ പൂർത്തിയായ ശേഷം ശരിയായ പ്രവർത്തനം ഉറപ്പാക്കാൻ സിസ്റ്റം റീസെറ്റ് ചെയ്യുക.
    ബി. മെമ്മറി ഇനിഷ്യലൈസേഷൻ അപ്ഡേറ്റ് ചെയ്യാൻ "quartus_cdb –-update_mif" റൺ ചെയ്യുക fileഎസ്. പുതിയ .sof സൃഷ്ടിക്കാൻ അസംബ്ലർ പ്രവർത്തിപ്പിക്കുക file അതിൽ അപ്ഡേറ്റ് ചെയ്ത സോഫ്റ്റ്വെയർ ഉൾപ്പെടുന്നു.

4.6.3. പതിവ് ചോദ്യങ്ങൾ (FAQ)
പട്ടിക 59. പരാജയത്തിൻ്റെ ലക്ഷണങ്ങളും മാർഗ്ഗനിർദ്ദേശങ്ങളും

നമ്പർ പരാജയ ലക്ഷണം മാർഗ്ഗരേഖ
1. RX-ന് എൻക്രിപ്റ്റ് ചെയ്ത വീഡിയോ ലഭിക്കുന്നു, എന്നാൽ TX നീല അല്ലെങ്കിൽ കറുപ്പ് നിറത്തിലുള്ള ഒരു സ്റ്റാറ്റിക് വീഡിയോ അയയ്ക്കുന്നു. എക്‌സ്‌റ്റേണൽ സിങ്ക് ഉപയോഗിച്ചുള്ള TX പ്രാമാണീകരണം പരാജയപ്പെട്ടതാണ് ഇതിന് കാരണം. അപ്‌സ്ട്രീമിൽ നിന്നുള്ള ഇൻകമിംഗ് വീഡിയോ എൻക്രിപ്റ്റ് ചെയ്‌തിട്ടുണ്ടെങ്കിൽ, HDCP-ശേഷിയുള്ള റിപ്പീറ്റർ വീഡിയോ എൻക്രിപ്റ്റ് ചെയ്യാത്ത ഫോർമാറ്റിൽ പ്രക്ഷേപണം ചെയ്യാൻ പാടില്ല. ഇത് നേടുന്നതിന്, RX HDCP ഡീക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ സജീവമായിരിക്കുമ്പോൾ TX HDCP എൻക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ നിഷ്ക്രിയമാകുമ്പോൾ ഔട്ട്ഗോയിംഗ് വീഡിയോയ്ക്ക് പകരം നീല അല്ലെങ്കിൽ കറുപ്പ് നിറത്തിലുള്ള ഒരു സ്റ്റാറ്റിക് വീഡിയോ വരുന്നു.
കൃത്യമായ മാർഗ്ഗനിർദ്ദേശങ്ങൾക്കായി, റഫർ ചെയ്യുക സുരക്ഷാ പരിഗണനകൾ പേജ് 117-ൽ. എന്നിരുന്നാലും, HDCP ഡിസൈൻ പ്രവർത്തനക്ഷമമാക്കുമ്പോൾ ഈ സ്വഭാവം ഡീബഗ്ഗിംഗ് പ്രക്രിയയെ തടഞ്ഞേക്കാം. മുൻ ഡിസൈനിലെ വീഡിയോ തടയൽ പ്രവർത്തനരഹിതമാക്കുന്നതിനുള്ള രീതി ചുവടെയുണ്ട്ampLe:
1. ഡിസൈൻ എക്സിൻ്റെ മുകളിലെ തലത്തിൽ ഇനിപ്പറയുന്ന പോർട്ട് കണക്ഷൻ കണ്ടെത്തുകample. ഈ പോർട്ട് hdmi_tx_top മൊഡ്യൂളിൻ്റേതാണ്.
2. പോർട്ട് കണക്ഷൻ ഇനിപ്പറയുന്ന വരിയിലേക്ക് പരിഷ്ക്കരിക്കുക:
2. TX HDCP എൻക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ സജീവമാണ്, എന്നാൽ ഡൗൺസ്ട്രീം സിങ്കിൽ മഞ്ഞ് ചിത്രം പ്രദർശിപ്പിക്കും. ഡൗൺസ്ട്രീം സിങ്ക് ഔട്ട്‌ഗോയിംഗ് എൻക്രിപ്റ്റ് ചെയ്ത വീഡിയോ ശരിയായി ഡീക്രിപ്റ്റ് ചെയ്യാത്തതാണ് ഇതിന് കാരണം.
നിങ്ങൾ TX HDCP IP-ലേക്ക് ആഗോള സ്ഥിരാങ്കം (LC128) നൽകിയിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക. മൂല്യം ഉൽപ്പാദന മൂല്യവും ശരിയായതുമായിരിക്കണം.
3. TX HDCP എൻക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ അസ്ഥിരമാണ് അല്ലെങ്കിൽ എല്ലായ്പ്പോഴും നിഷ്ക്രിയമാണ്. ഡൗൺസ്ട്രീം സിങ്കിനൊപ്പം TX പ്രാമാണീകരണം പരാജയപ്പെട്ടതാണ് ഇതിന് കാരണം. ഡീബഗ്ഗിംഗ് പ്രക്രിയ സുഗമമാക്കുന്നതിന്, നിങ്ങൾക്ക് ഇത് പ്രവർത്തനക്ഷമമാക്കാം DEBUG_MODE_HDCP hdcp.c-ലെ പരാമീറ്റർ റഫർ ചെയ്യുക HDCP സോഫ്റ്റ്‌വെയർ പാരാമീറ്ററുകൾ പരിഷ്‌ക്കരിക്കുന്നു മാർഗ്ഗനിർദ്ദേശങ്ങളിൽ പേജ് 118-ൽ. താഴെപ്പറയുന്ന 3a-3c, TX പ്രാമാണീകരണം വിജയിക്കാത്തതിന് കാരണമായേക്കാം.
3a. സോഫ്റ്റ്‌വെയർ ഡീബഗ് ലോഗ് "HDCP 1.4 ഡൗൺസ്ട്രീം (Rx) പിന്തുണയ്ക്കുന്നില്ല" എന്ന സന്ദേശം അച്ചടിക്കുന്നത് തുടരുന്നു. ഡൗൺസ്ട്രീം സിങ്ക് HDCP 2.3, HDCP 1.4 എന്നിവയെ പിന്തുണയ്ക്കുന്നില്ലെന്ന് സന്ദേശം സൂചിപ്പിക്കുന്നു.
ഡൗൺസ്ട്രീം സിങ്ക് HDCP 2.3 അല്ലെങ്കിൽ HDCP 1.4 പിന്തുണയ്ക്കുന്നുവെന്ന് ഉറപ്പാക്കുക.
3 ബി. TX പ്രാമാണീകരണം പാതിവഴിയിൽ പരാജയപ്പെടുന്നു. സിഗ്നേച്ചർ വെരിഫിക്കേഷൻ, ലോക്കാലിറ്റി ചെക്ക് തുടങ്ങിയ ടിഎക്‌സ് പ്രാമാണീകരണത്തിൻ്റെ ഏതെങ്കിലും ഭാഗം പരാജയപ്പെടാം എന്നതാണ് ഇതിന് കാരണം. ഡൗൺസ്ട്രീം സിങ്ക് പ്രൊഡക്ഷൻ കീ ഉപയോഗിക്കുന്നുണ്ടെന്നും എന്നാൽ ഫാക്‌സിമൈൽ കീ ഉപയോഗിക്കുന്നില്ലെന്നും ഉറപ്പാക്കുക.
3c. സോഫ്‌റ്റ്‌വെയർ ഡീബഗ് ലോഗ് “വീണ്ടും പ്രാമാണീകരണം” അച്ചടിക്കുന്നു ലഭിച്ച വീഡിയോ ശരിയായി ഡീക്രിപ്റ്റ് ചെയ്യാത്തതിനാൽ ഡൗൺസ്ട്രീം സിങ്ക് വീണ്ടും പ്രാമാണീകരണം ആവശ്യപ്പെട്ടതായി ഈ സന്ദേശം സൂചിപ്പിക്കുന്നു. നിങ്ങൾ TX HDCP IP-ലേക്ക് ആഗോള സ്ഥിരാങ്കം (LC128) നൽകിയിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക. മൂല്യം ഉൽപ്പാദന മൂല്യം ആയിരിക്കണം, മൂല്യം ശരിയായിരിക്കണം.
തുടർന്നു…
നമ്പർ പരാജയ ലക്ഷണം മാർഗ്ഗരേഖ
HDCP പ്രാമാണീകരണം പൂർത്തിയാക്കിയ ശേഷം ആവശ്യമാണ്”.
4. അപ്‌സ്ട്രീം ഉറവിടം HDCP പ്രവർത്തനക്ഷമമാക്കിയിട്ടുണ്ടെങ്കിലും RX HDCP ഡീക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ നിഷ്‌ക്രിയമാണ്. RX HDCP IP ആധികാരികത കൈവരിച്ചിട്ടില്ലെന്ന് ഇത് സൂചിപ്പിക്കുന്നു. സ്ഥിരസ്ഥിതിയായി, the REPEATER_MODE പാരാമീറ്റർ രൂപകൽപ്പനയിൽ പ്രവർത്തനക്ഷമമാക്കിയിരിക്കുന്നു example. എങ്കിൽ REPEATER_MODE പ്രവർത്തനക്ഷമമാക്കിയിരിക്കുന്നു, TX HDCP IP പ്രാമാണീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുക.

എപ്പോൾ REPEATER_MODE പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കി, എച്ച്‌ഡിസിപി-കഴിവുള്ള ഒരു സിങ്കിലേക്ക് TX കണക്‌റ്റ് ചെയ്‌തിട്ടുണ്ടെങ്കിൽ, RX HDCP IP ഒരു റിപ്പീറ്ററായി ആധികാരികത ഉറപ്പാക്കാൻ ശ്രമിക്കുന്നു. ഡൗൺസ്‌ട്രീം സിങ്ക് ഉപയോഗിച്ച് പ്രാമാണീകരണം പൂർത്തിയാക്കാനും RECEIVERID_LIST RX HDCP IP-ലേക്ക് കൈമാറാനും TX HDCP IP കാത്തിരിക്കുമ്പോൾ പ്രാമാണീകരണം പാതിവഴിയിൽ നിർത്തുന്നു. HDCP സ്പെസിഫിക്കേഷനിൽ നിർവചിച്ചിരിക്കുന്ന ടൈംഔട്ട് 2 സെക്കൻഡാണ്. ഈ കാലയളവിൽ TX HDCP IP-ന് പ്രാമാണീകരണം പൂർത്തിയാക്കാൻ കഴിയുന്നില്ലെങ്കിൽ, അപ്‌സ്ട്രീം ഉറവിടം പ്രാമാണീകരണം പരാജയപ്പെട്ടതായി കണക്കാക്കുകയും HDCP സ്പെസിഫിക്കേഷനിൽ വ്യക്തമാക്കിയിരിക്കുന്നതുപോലെ വീണ്ടും പ്രാമാണീകരണം ആരംഭിക്കുകയും ചെയ്യുന്നു.
കുറിപ്പ്: • റഫർ ചെയ്യുക HDCP സോഫ്റ്റ്‌വെയർ പാരാമീറ്ററുകൾ പരിഷ്‌ക്കരിക്കുന്നു അപ്രാപ്തമാക്കുന്നതിനുള്ള രീതിക്കായി പേജ് 118-ൽ REPEATER_MODE ഡീബഗ്ഗിംഗ് ആവശ്യത്തിനുള്ള പരാമീറ്റർ. പ്രവർത്തനരഹിതമാക്കിയ ശേഷം REPEATER_MODE പരാമീറ്റർ, RX HDCP IP എല്ലായ്പ്പോഴും ഒരു എൻഡ്‌പോയിൻ്റ് റിസീവറായി ആധികാരികത ഉറപ്പാക്കാൻ ശ്രമിക്കുന്നു. TX HDCP IP പ്രാമാണീകരണ പ്രക്രിയയെ ഗേറ്റ് ചെയ്യുന്നില്ല.
• എങ്കിൽ REPEATER_MODE പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കിയിട്ടില്ല, HDCP IP-യിൽ നൽകിയിരിക്കുന്ന HDCP കീ ഉൽപ്പാദന മൂല്യമാണെന്നും മൂല്യം ശരിയാണെന്നും ഉറപ്പാക്കുക.
5. RX HDCP ഡീക്രിപ്ഷൻ സ്റ്റാറ്റസ് സിഗ്നൽ അസ്ഥിരമാണ്. ഇതിനർത്ഥം ആധികാരികത കൈവരിച്ചതിന് തൊട്ടുപിന്നാലെ RX HDCP IP വീണ്ടും പ്രാമാണീകരണം അഭ്യർത്ഥിച്ചു എന്നാണ്. ഇൻകമിംഗ് എൻക്രിപ്റ്റ് ചെയ്ത വീഡിയോ RX HDCP IP ശരിയായി ഡീക്രിപ്റ്റ് ചെയ്യാത്തതിനാലാകാം ഇത്. RX HDCP IP കോറിന് നൽകിയിരിക്കുന്ന ആഗോള സ്ഥിരാങ്കം (LC128) ഉൽപ്പാദന മൂല്യമാണെന്നും മൂല്യം ശരിയാണെന്നും ഉറപ്പാക്കുക.

HDMI ഇന്റൽ അരിയ 10 FPGA IP ഡിസൈൻ എക്സിample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്

ഈ ഉപയോക്തൃ ഗൈഡിൻ്റെ ഏറ്റവും പുതിയതും മുമ്പത്തെതുമായ പതിപ്പുകൾക്കായി, HDMI Intel® Arria 10 FPGA IP Design Ex കാണുകampലെ ഉപയോക്തൃ ഗൈഡ്. ഒരു IP അല്ലെങ്കിൽ സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് ലിസ്‌റ്റ് ചെയ്‌തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP അല്ലെങ്കിൽ സോഫ്റ്റ്‌വെയർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
IP പതിപ്പുകൾ v19.1 വരെയുള്ള ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം ഡിസൈൻ സ്യൂട്ട് സോഫ്റ്റ്‌വെയർ പതിപ്പുകൾക്ക് സമാനമാണ്. Intel Quartus Prime Design Suite സോഫ്‌റ്റ്‌വെയർ പതിപ്പ് 19.2-ൽ നിന്ന് അല്ലെങ്കിൽ അതിനു ശേഷമുള്ള, IP
കോറുകൾക്ക് ഒരു പുതിയ IP പതിപ്പിംഗ് സ്കീം ഉണ്ട്.

HDMI Intel Arria 10 FPGA IP ഡിസൈനിനായുള്ള പുനരവലോകന ചരിത്രം Exampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
2022.12.27 22.4 19.7.1 HDMI മകൾ കാർഡ് റിവിഷൻ തിരഞ്ഞെടുക്കുന്നതിന് ഒരു പുതിയ പാരാമീറ്റർ ചേർത്തു, മുൻ ഡിസൈനിലെ ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ വിഭാഗത്തിലേക്ക്ample HDMI 2.0 (നോൺ-FRL മോഡ്).
2022.07.29 22.2 19.7.0 • Nios II EDS-ൻ്റെ Windows* പതിപ്പിൽ നിന്ന് Cygwin ഘടകം നീക്കം ചെയ്യുന്നതിൻ്റെ അറിയിപ്പും Windows* ഉപയോക്താക്കൾക്കായി WSL ഇൻസ്റ്റാൾ ചെയ്യേണ്ടതിൻ്റെ ആവശ്യകതയും.
• ഡോക്യുമെൻ്റിലുടനീളം ബാധകമാകുന്ന റിവിഷൻ 4 മുതൽ 9 വരെയുള്ള മകൾ കാർഡ് പതിപ്പ് അപ്‌ഡേറ്റ് ചെയ്‌തു.
2021.11.12 21.3 19.6.1 • പുതിയ കീ എൻക്രിപ്ഷൻ സോഫ്‌റ്റ്‌വെയർ യൂട്ടിലിറ്റി (KEYENC) വിവരിക്കുന്നതിനായി ഉപവിഭാഗം സ്റ്റോർ എൻക്രിപ്റ്റ് ചെയ്ത HDCP പ്രൊഡക്ഷൻ കീകൾ എക്‌സ്‌റ്റേണൽ ഫ്ലാഷ് മെമ്മറി അല്ലെങ്കിൽ EEPROM (HDCP കീ മാനേജ്‌മെൻ്റ് = 1) എന്നിവയിൽ അപ്‌ഡേറ്റ് ചെയ്‌തു.
• ഇനിപ്പറയുന്ന കണക്കുകൾ നീക്കം ചെയ്തു:
— RX പ്രൈവറ്റ് കീയ്‌ക്കായുള്ള ഫാക്‌സിമൈൽ കീ R1-ൻ്റെ ഡാറ്റ അറേ
— HDCP പ്രൊഡക്ഷൻ കീകളുടെ ഡാറ്റ അറേകൾ (പ്ലേസ്‌ഹോൾഡർ)
— HDCP പ്രൊട്ടക്ഷൻ കീയുടെ ഡാറ്റ അറേ (പ്രിഡിഫൈൻഡ് കീ)
— HDCP സംരക്ഷണ കീ hdcp2x_tx_kmem.mif-ൽ ആരംഭിച്ചു
— HDCP സംരക്ഷണ കീ hdcp1x_rx_kmem.mif-ൽ ആരംഭിച്ചു
— HDCP സംരക്ഷണ കീ hdcp1x_tx_kmem.mif-ൽ ആരംഭിച്ചു
• DCP കീയിൽ നിന്ന് HDCP കീ മാപ്പിംഗ് എന്ന ഉപവിഭാഗം നീക്കി. Fileഡീബഗ് മാർഗ്ഗനിർദ്ദേശങ്ങളിൽ നിന്ന് FPGA-യിൽ പ്ലെയിൻ HDCP പ്രൊഡക്ഷൻ കീകൾ സംഭരിക്കുന്നതിനുള്ള (പിന്തുണ HDCP കീ മാനേജ്മെന്റ് = 0).
2021.09.15 21.1 19.6.0 ncsim-ലേക്കുള്ള പരാമർശം നീക്കം ചെയ്തു
2021.05.12 21.1 19.6.0 • ചിത്രം 1 ൻ്റെ വിവരണത്തിൽ FRL = 1 പിന്തുണയ്‌ക്കുമ്പോൾ അല്ലെങ്കിൽ HDCP കീ മാനേജ്‌മെൻ്റ് = 29 എന്നതിനെ പിന്തുണയ്‌ക്കുമ്പോൾ ചേർത്തുampലെ ബ്ലോക്ക് ഡയഗ്രം.
• HDCP കീ മെമ്മറിയിൽ ഘട്ടങ്ങൾ ചേർത്തു fileഡിസൈൻ വാക്ക്ത്രൂവിൽ എസ്.
• ആഡ്‌വെയർ സജ്ജീകരിക്കുക എന്ന വിഭാഗത്തിലേക്ക് FRL = 0 പിന്തുണയ്ക്കുമ്പോൾ ചേർത്തു.
• ഡിസൈൻ സൃഷ്ടിക്കുന്നതിൽ പിന്തുണ HDCP കീ മാനേജ്മെൻ്റ് പാരാമീറ്റർ ഓണാക്കുന്നതിനുള്ള ഘട്ടം ചേർത്തു.
• എക്‌സ്‌റ്റേണൽ ഫ്ലാഷ് മെമ്മറിയിലോ EEPROM-ലോ എൻക്രിപ്റ്റ് ചെയ്‌ത HDCP പ്രൊഡക്ഷൻ കീകൾ സ്റ്റോർ ഒരു പുതിയ ഉപവിഭാഗം ചേർത്തു (പിന്തുണ HDCP കീ മാനേജ്‌മെൻ്റ് = 1).
തുടർന്നു…
പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
• ടേബിൾ പുഷ് ബട്ടണും LED സൂചകങ്ങളും പുഷ് ബട്ടണിലേക്കും LED സൂചകങ്ങളിലേക്കും പുനർനാമകരണം ചെയ്തു (പിന്തുണ FRL = 0).
• ടേബിൾ പുഷ് ബട്ടണും LED സൂചകങ്ങളും ചേർത്തു (പിന്തുണ FRL = 1).
• FPGA ഡിസൈനിൽ ഉൾച്ചേർത്ത എൻക്രിപ്ഷൻ കീയുടെ ഒരു പുതിയ അധ്യായം ചേർത്തു.
• ഒരു പുതിയ അധ്യായം ഡീബഗ് മാർഗ്ഗനിർദ്ദേശങ്ങളും ഉപവിഭാഗങ്ങളും ചേർത്തു HDCP സ്റ്റാറ്റസ് സിഗ്നലുകൾ, HDCP സോഫ്‌റ്റ്‌വെയർ പാരാമീറ്ററും പതിവായി ചോദിക്കുന്ന ചോദ്യങ്ങളും പരിഷ്‌ക്കരിക്കുന്നു.
2021.04.01 21.1 19.6.0 • അപ്‌ഡേറ്റ് ചെയ്‌ത ചിത്ര ഘടകങ്ങൾ RX-മാത്രം അല്ലെങ്കിൽ TX-മാത്രം രൂപകൽപ്പനയ്‌ക്ക് ആവശ്യമാണ്.
• അപ്ഡേറ്റ് ചെയ്ത പട്ടിക സൃഷ്ടിച്ച RTL Files.
• പുതുക്കിയ ചിത്രം HDMI RX ടോപ്പ് ഘടകങ്ങൾ.
• നീക്കം ചെയ്ത വിഭാഗം HDMI RX ടോപ്പ് ലിങ്ക് പരിശീലന പ്രക്രിയ.
• വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ അപ്ഡേറ്റ് ചെയ്തു.
• പുതുക്കിയ ചിത്രം HDMI 2.1 ഡിസൈൻ Exampലെ ക്ലോക്കിംഗ് സ്കീം.
• അപ്ഡേറ്റ് ചെയ്ത ടേബിൾ ക്ലോക്കിംഗ് സ്കീം സിഗ്നലുകൾ.
• ട്രാൻസ്‌സിവർ ആർബിറ്ററിൽ നിന്ന് TX ടോപ്പിലേക്ക് ഒരു കണക്ഷൻ ചേർക്കാൻ ചിത്രം HDMI RX-TX ബ്ലോക്ക് ഡയഗ്രം അപ്‌ഡേറ്റ് ചെയ്‌തു.
2020.09.28 20.3 19.5.0 • HDMI 2.1 ഡിസൈൻ മുൻ എന്ന കുറിപ്പ് നീക്കം ചെയ്തുampHDMI Intel FPGA IP ഡിസൈൻ എക്‌സിൽ, FRL മോഡിൽ, സ്പീഡ് ഗ്രേഡ് -1 ഉപകരണങ്ങളെ മാത്രമേ പിന്തുണയ്ക്കൂ.ample Intel Arria 10 ഉപകരണങ്ങൾക്കും HDMI 2.1 ഡിസൈൻ എക്സിനും വേണ്ടിയുള്ള ദ്രുത ആരംഭ ഗൈഡ്ample (പിന്തുണ FRL = 1) വിഭാഗങ്ങൾ. ഡിസൈൻ എല്ലാ സ്പീഡ് ഗ്രേഡുകളെയും പിന്തുണയ്ക്കുന്നു.
• എല്ലാ HDMI 2.1 ഡിസൈനിൽ നിന്നും ls_clk വിവരങ്ങൾ നീക്കം ചെയ്‌തുample ബന്ധപ്പെട്ട വിഭാഗങ്ങൾ. ls_clk ഡൊമെയ്ൻ ഇനി ഡിസൈൻ എക്‌സിൽ ഉപയോഗിക്കില്ലample.
• HDMI 2.1 ഡിസൈൻ എക്സിനായി ബ്ലോക്ക് ഡയഗ്രമുകൾ അപ്ഡേറ്റ് ചെയ്തുampHDMI 2.1 ഡിസൈൻ എക്സിൽ FRL മോഡിൽ leample (പിന്തുണ FRL = 1), RX- മാത്രം അല്ലെങ്കിൽ TX-മാത്രം ഡിസൈനുകളുടെ ഡിസൈൻ ഘടകങ്ങൾ, ക്ലോക്കിംഗ് സ്കീം വിഭാഗങ്ങൾ എന്നിവ സൃഷ്ടിക്കുന്നു.
• ഡയറക്‌ടറികൾ അപ്‌ഡേറ്റ് ചെയ്‌ത് ജനറേറ്റുചെയ്‌തു fileഡയറക്ടറി ഘടന വിഭാഗങ്ങളിലെ പട്ടിക.
• അപ്രസക്തമായ സിഗ്നലുകൾ നീക്കം ചെയ്‌തു, ഇനിപ്പറയുന്ന HDMI 2.1 ഡിസൈൻ എക്‌സിയുടെ വിവരണം ചേർക്കുകയോ എഡിറ്റ് ചെയ്യുകയോ ചെയ്‌തുampഇൻ്റർഫേസ് സിഗ്നലുകൾ വിഭാഗത്തിലെ സിഗ്നലുകൾ:
— sys_init
— txpll_frl_locked
— tx_os
— txphy_rcfg* സിഗ്നലുകൾ
— tx_reconfig_done
— txcore_tbcr
— pio_in0_external_connection_export
• ഡിസൈൻ RTL പാരാമീറ്ററുകൾ വിഭാഗത്തിൽ ഇനിപ്പറയുന്ന പാരാമീറ്ററുകൾ ചേർത്തു:
— EDID_RAM_ADDR_WIDTH
— BITEC_DAUGHTER_CARD_REV
- FPLL ഉപയോഗിക്കുക
— POLARITY_INVERSION
തുടർന്നു…
പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
• HDMI 2.0 ഡിസൈൻ എക്സിനായി ബ്ലോക്ക് ഡയഗ്രമുകൾ അപ്ഡേറ്റ് ചെയ്തുampHDMI 2.0 ഡിസൈൻ എക്സ്-ലെ ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിനായുള്ള ലൈample (പിന്തുണ FRL = 0), RX-ഒൺലി അല്ലെങ്കിൽ TX-മാത്രം ഡിസൈൻ ഘടകങ്ങൾ, ക്ലോക്കിംഗ് സ്കീം വിഭാഗങ്ങൾ എന്നിവ സൃഷ്ടിക്കുന്നു.
• ഡൈനാമിക് റേഞ്ച് ആൻഡ് മാസ്റ്ററിംഗ് (HDR) ഇൻഫോഫ്രെയിം ഇൻസെർഷൻ ആൻഡ് ഫിൽട്ടറിംഗ് വിഭാഗത്തിൽ ക്ലോക്ക് അപ്ഡേറ്റ് ചെയ്യുകയും സിഗ്നൽ പേരുകൾ റീസെറ്റ് ചെയ്യുകയും ചെയ്തു.
• അപ്രസക്തമായ സിഗ്നലുകൾ നീക്കം ചെയ്‌തു, ഇനിപ്പറയുന്ന HDMI 2.0 ഡിസൈൻ എക്‌സിയുടെ വിവരണം ചേർക്കുകയോ എഡിറ്റ് ചെയ്യുകയോ ചെയ്‌തുampഇൻ്റർഫേസ് സിഗ്നലുകൾ വിഭാഗത്തിലെ സിഗ്നലുകൾ:
— clk_fpga_b3_p
— REFCLK_FMCB_P
— fmcb_la_tx_p_11
— fmcb_la_rx_n_9e
— fr_clck
— reset_xcvr_powerup
— nios_tx_i2c* സിഗ്നലുകൾ
— hdmi_ti_i2c* സിഗ്നലുകൾ
— tx_i2c_avalon* സിഗ്നലുകൾ
— clock_bridge_0_in_clk_clk
— reset_bridge_0_reset_reset_n
— i2c_master* സിഗ്നലുകൾ
— nios_tx_i2c* സിഗ്നലുകൾ
— അളക്കുക_valid_pio_external_connectio n_export
— oc_i2c_av_slave_translator_avalon_an ti_slave_0* സിഗ്നലുകൾ
— powerup_cal_done_export
— rx_pma_cal_busy_export
— rx_pma_ch_export
— rx_pma_rcfg_mgmt* സിഗ്നലുകൾ
• ഇതുമായി ബന്ധപ്പെട്ട ഡിസൈനുകൾക്ക് സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് പിന്തുണയ്‌ക്കുന്നില്ല എന്ന ഒരു കുറിപ്പ് ചേർത്തു I2C ഉൾപ്പെടുത്തുക സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് വിഭാഗത്തിലെ സിമുലേഷൻ സന്ദേശം പാരാമീറ്റർ പ്രവർത്തനക്ഷമമാക്കുകയും അപ്ഡേറ്റ് ചെയ്യുകയും ചെയ്തു.
• നിങ്ങളുടെ ഡിസൈൻ അപ്‌ഗ്രേഡുചെയ്യൽ വിഭാഗം അപ്‌ഡേറ്റുചെയ്‌തു.
2020.04.13 20.1 19.4.0 • HDMI 2.1 ഡിസൈൻ മുൻ എന്ന ഒരു കുറിപ്പ് ചേർത്തുampHDMI Intel FPGA IP ഡിസൈൻ എക്‌സിൽ, FRL മോഡിൽ, സ്പീഡ് ഗ്രേഡ് -1 ഉപകരണങ്ങളെ മാത്രമേ പിന്തുണയ്ക്കൂ.ample Intel Arria 10 ഡിവൈസുകൾക്കായുള്ള ദ്രുത ആരംഭ ഗൈഡും HDMI 2.1 ഡിസൈൻ എക്സ്-നുള്ള വിശദമായ വിവരണവുംample (പിന്തുണ FRL = 1) വിഭാഗങ്ങൾ.
• എച്ച്ഡിഎംഐ ഡിസൈൻ എക്സിയിൽ എച്ച്ഡിസിപി നീക്കിampHDMI Intel FPGA IP ഉപയോക്തൃ ഗൈഡിൽ നിന്നുള്ള Intel Arria 10 ഉപകരണങ്ങളുടെ വിഭാഗത്തിനായി le.
• ഓഡിയോ കൾ ഉൾപ്പെടുത്തുന്നതിനായി ഡിസൈൻ സിമുലേറ്റിംഗ് വിഭാഗം എഡിറ്റ് ചെയ്തുample ജനറേറ്റർ, സൈഡ്ബാൻഡ് ഡാറ്റ ജനറേറ്റർ, സഹായ ഡാറ്റ ജനറേറ്റർ എന്നിവ വിജയകരമായ സിമുലേഷൻ സന്ദേശം അപ്ഡേറ്റ് ചെയ്തു.
• പ്രസ്താവിച്ച സിമുലേഷൻ ഇതിന് മാത്രം ലഭ്യമാണെന്ന കുറിപ്പ് നീക്കം ചെയ്തു FRL പിന്തുണയ്ക്കുക അപ്രാപ്തമാക്കിയ ഡിസൈനുകളുടെ കുറിപ്പ്. സിമുലേഷൻ ഇപ്പോൾ ലഭ്യമാണ് FRL പിന്തുണയ്ക്കുക പ്രവർത്തനക്ഷമമാക്കിയ ഡിസൈനുകളും.
• HDMI 2.1 ഡിസൈൻ എക്സിനുള്ള വിശദമായ വിവരണത്തിൽ ഫീച്ചർ വിവരണം അപ്ഡേറ്റ് ചെയ്തുample (പിന്തുണ FRL പ്രവർത്തനക്ഷമമാക്കി) വിഭാഗം.
തുടർന്നു…
പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
• HDMI 2.1 RX-TX ഡിസൈൻ ബ്ലോക്ക് ഡയഗ്രം, ഡിസൈൻ ഘടകങ്ങളിൽ ബ്ലോക്ക് ഡയഗ്രം എഡിറ്റുചെയ്‌തു, കൂടാതെ HDMI 2.1 ഡിസൈൻ എക്സിനായി RX-ഒൺലി അല്ലെങ്കിൽ TX-ഒൺലി ഡിസൈൻ വിഭാഗങ്ങൾ സൃഷ്‌ടിക്കുന്നുample. ഇനി ബാധകമല്ലാത്ത പുതിയ ഘടകങ്ങളും നീക്കം ചെയ്ത ഘടകങ്ങളും ചേർത്തു.
• സൃഷ്ടിക്കുന്ന RX-ഒൺലി അല്ലെങ്കിൽ TX-ഒൺലി ഡിസൈനുകൾ വിഭാഗത്തിലെ main.c സ്ക്രിപ്റ്റ് നിർദ്ദേശം എഡിറ്റ് ചെയ്തു.
• പുതിയ ഫോൾഡറുകൾ ചേർക്കുന്നതിന് ഡയറക്ടറി ഘടനാ വിഭാഗങ്ങൾ അപ്ഡേറ്റ് ചെയ്തു fileHDMI 2.0, HDMI എന്നിവയ്‌ക്ക് വേണ്ടിയുള്ളതാണ്
2.1 ഡിസൈൻ എക്സിampലെസ്.
• HDMI 2.1 ഡിസൈനിനായി ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ വിഭാഗം അപ്‌ഡേറ്റ് ചെയ്‌തുample.
• എച്ച്ഡിഎംഐ 2.1 ഡിസൈൻ എക്സിക്ക് വേണ്ടി ഡൈനാമിക് റേഞ്ച് ആൻഡ് മാസ്റ്ററിംഗ് (എച്ച്ഡിആർ) ഇൻഫോഫ്രെയിം ഇൻസെർഷൻ ആൻഡ് ഫിൽട്ടറിംഗ് വിഭാഗത്തിലെ ബ്ലോക്ക് ഡയഗ്രാമും സിഗ്നൽ വിവരണങ്ങളും അപ്ഡേറ്റ് ചെയ്തുample.
• എച്ച്ഡിഎംഐ 2.1 ഡിസൈൻ എക്സിക്ക് വേണ്ടി, വ്യത്യസ്ത FRL നിരക്കുകളിൽ ഡിസൈൻ പ്രവർത്തിപ്പിക്കുന്ന ഒരു പുതിയ വിഭാഗം ചേർത്തുampലെസ്.
• HDMI 2.1 ഡിസൈൻ എക്സിക്ക് വേണ്ടി ക്ലോക്കിംഗ് സ്കീം വിഭാഗത്തിലെ ബ്ലോക്ക് ഡയഗ്രാമും സിഗ്നൽ വിവരണങ്ങളും അപ്ഡേറ്റ് ചെയ്തുample.
• HDMI 2.1 ഡിസൈൻ എക്‌സിക്ക് വേണ്ടി ഹാർഡ്‌വെയർ സെറ്റപ്പ് വിഭാഗത്തിൽ ഉപയോക്തൃ DIP സ്വിച്ചിനെക്കുറിച്ചുള്ള വിവരണം ചേർത്തുample.
• HDMI 2.1 ഡിസൈൻ എക്സിക്ക് വേണ്ടി ഡിസൈൻ ലിമിറ്റേഷൻസ് വിഭാഗം അപ്ഡേറ്റ് ചെയ്തുample.
• നിങ്ങളുടെ ഡിസൈൻ അപ്‌ഗ്രേഡുചെയ്യൽ വിഭാഗം അപ്‌ഡേറ്റുചെയ്‌തു.
• HDMI 2.0, HDMI 2.1 ഡിസൈൻ എക്സി എന്നിവയ്‌ക്കായി സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് വിഭാഗങ്ങൾ അപ്‌ഡേറ്റ് ചെയ്‌തുampലെസ്.
2020.01.16 19.4 19.3.0 • HDMI ഇൻ്റൽ FPGA IP ഡിസൈൻ Ex അപ്ഡേറ്റ് ചെയ്തുampപുതുതായി ചേർത്ത HDMI 10 ഡിസൈൻ എക്സ്നെക്കുറിച്ചുള്ള വിവരങ്ങളുള്ള Intel Arria 2.1 ഉപകരണങ്ങളുടെ വിഭാഗത്തിനായുള്ള ദ്രുത ആരംഭ ഗൈഡ്ample FRL മോഡിൽ.
• ഒരു പുതിയ അധ്യായം ചേർത്തു, HDMI 2.1 ഡിസൈൻ എക്സ്ample (പിന്തുണ FRL പ്രവർത്തനക്ഷമമാക്കി) അതിൽ പുതുതായി ചേർത്ത ഡിസൈനിനെക്കുറിച്ചുള്ള എല്ലാ പ്രസക്ത വിവരങ്ങളും അടങ്ങിയിരിക്കുന്നുample.
• HDMI ഇൻ്റൽ FPGA IP ഡിസൈൻ Ex എന്ന് പുനർനാമകരണം ചെയ്തുample എച്ച്ഡിഎംഐ 2.0 ഡിസൈൻ എക്സ്ampമെച്ചപ്പെട്ട വ്യക്തതയ്ക്കായി le.
2019.10.31 18.1 18.1 • ജനറേറ്റഡ് ചേർത്തു files tx_control_src ഫോൾഡറിൽ: ti_i2c.c, ti_i2c.h.
• ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ, ഡിസൈൻ വിഭാഗങ്ങൾ കംപൈൽ ചെയ്യൽ, ടെസ്റ്റ് ചെയ്യൽ എന്നിവയിൽ FMC മകൾ കാർഡ് റിവിഷൻ 11-ന് പിന്തുണ ചേർത്തു.
• ഡിസൈൻ ലിമിറ്റേഷൻ വിഭാഗം നീക്കം ചെയ്തു. പരമാവധി ചരിഞ്ഞ നിയന്ത്രണങ്ങളിലെ സമയ ലംഘനം സംബന്ധിച്ച പരിമിതി പതിപ്പിൽ പരിഹരിച്ചു
HDMI ഇൻ്റൽ FPGA IP-യുടെ 18.1.
• Bitec HDMI മകൾ കാർഡിൻ്റെ പുനരവലോകനം തിരഞ്ഞെടുക്കുന്നതിന് നിങ്ങളെ പ്രാപ്‌തമാക്കുന്നതിന് BITEC_DAUGHTER_CARD_REV എന്ന പുതിയ RTL പാരാമീറ്റർ ചേർത്തു.
തുടർന്നു…
പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
• 2, 2, 11 എന്നീ FMC മകൾ കാർഡ് പുനരവലോകനങ്ങളെ കുറിച്ചുള്ള വിവരങ്ങൾ ഉൾപ്പെടുത്താൻ fmcb_dp_m6c_p, fmcb_dp_c4m_p സിഗ്നലുകൾക്കുള്ള വിവരണം അപ്‌ഡേറ്റ് ചെയ്‌തു.
• ബിടെക് മകൾ കാർഡ് റിവിഷൻ 11-ന് ഇനിപ്പറയുന്ന പുതിയ സിഗ്നലുകൾ ചേർത്തു:
— hdmi_tx_ti_i2c_sda
— hdmi_tx_ti_i2c_scl
— oc_i2c_master_ti_avalon_anti_slave_a ddress
— oc_i2c_master_ti_avalon_anti_slave_w ആചാരം
— oc_i2c_master_ti_avalon_anti_slave_r eddata
— oc_i2c_master_ti_avalon_anti_slave_w ritedata
— oc_i2c_master_ti_avalon_anti_slave_w aitrequest
• നിങ്ങളുടെ ഡിസൈൻ അപ്‌ഗ്രേഡ് ചെയ്യുന്നതിനെക്കുറിച്ചുള്ള ഒരു വിഭാഗം ചേർത്തു.
2017.11.06 17.1 17.1 • ഇൻ്റൽ റീബ്രാൻഡിംഗ് അനുസരിച്ച് HDMI IP കോർ HDMI Intel FPGA IP എന്ന് പുനർനാമകരണം ചെയ്തു.
• Qsys എന്ന പദം പ്ലാറ്റ്ഫോം ഡിസൈനർ എന്നാക്കി മാറ്റി.
• ഡൈനാമിക് റേഞ്ച്, മാസ്റ്ററിംഗ് ഇൻഫോഫ്രെയിം (HDR) ഉൾപ്പെടുത്തൽ, ഫിൽട്ടറിംഗ് ഫീച്ചർ എന്നിവയെ കുറിച്ചുള്ള വിവരങ്ങൾ ചേർത്തു.
• ഡയറക്ടറി ഘടന അപ്ഡേറ്റ് ചെയ്തു:
— സ്ക്രിപ്റ്റും സോഫ്റ്റ്‌വെയർ ഫോൾഡറുകളും ചേർത്തു files.
- പൊതുവായതും എച്ച്ഡിആർ അപ്ഡേറ്റ് ചെയ്തു files.
- നീക്കംചെയ്ത atx files.
- വ്യത്യാസപ്പെട്ടിരിക്കുന്നു fileഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം സ്റ്റാൻഡേർഡ് എഡിഷനും ഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷനും.
• 10AX115S2F4I1SG ആയി ഉപയോഗിക്കുന്ന ഉപകരണം ചേർക്കാൻ ഡിസൈൻ സൃഷ്ടിക്കുന്ന വിഭാഗം അപ്ഡേറ്റ് ചെയ്തു.
• 50-100 MHz TMDS ക്ലോക്ക് ഫ്രീക്വൻസി 2550-5000 Mbps ലേക്ക് ട്രാൻസ്‌സിവർ ഡാറ്റ നിരക്ക് എഡിറ്റുചെയ്‌തു.
• ബാഹ്യ ഫിൽട്ടറിംഗ് പ്രവർത്തനരഹിതമാക്കാൻ നിങ്ങൾക്ക് user_pb[2] ബട്ടൺ റിലീസ് ചെയ്യാൻ കഴിയുന്ന RX-TX ലിങ്ക് വിവരങ്ങൾ അപ്ഡേറ്റ് ചെയ്തു.
• I2C മാസ്റ്ററിനും HDMI ഉറവിടത്തിനുമുള്ള നിയന്ത്രണങ്ങൾ ഉൾപ്പെടുന്ന Nios II സോഫ്‌റ്റ്‌വെയർ ഫ്ലോ ഡയഗ്രം അപ്‌ഡേറ്റ് ചെയ്‌തു.
• സംബന്ധിച്ച വിവരങ്ങൾ ചേർത്തു ഡിസൈൻ എക്സിample GUI പാരാമീറ്ററുകൾ.
• HDMI RX, TX ടോപ്പ് ഡിസൈൻ പാരാമീറ്ററുകൾ ചേർത്തു.
• ഈ HDMI RX, TX ടോപ്പ്-ലെവൽ സിഗ്നലുകൾ ചേർത്തു:
— mgmt_clk
- പുനഃസജ്ജമാക്കുക
— i2c_clk
— hdmi_clk_in
— ഈ HDMI RX, TX ടോപ്പ് ലെവൽ സിഗ്നലുകൾ നീക്കം ചെയ്തു:
• പതിപ്പ്
• i2c_clk
തുടർന്നു…
പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
• Intel Arria 10 FPGA ഡെവലപ്‌മെൻ്റ് കിറ്റിനും Bitec HDMI 2.0 ഡോട്ടർ കാർഡിനുമായി ട്രാൻസ്‌സിവർ അനലോഗ് ക്രമീകരണം പരീക്ഷിച്ചതായി ഒരു കുറിപ്പ് ചേർത്തു. നിങ്ങളുടെ ബോർഡിനായുള്ള അനലോഗ് ക്രമീകരണം നിങ്ങൾക്ക് പരിഷ്‌ക്കരിക്കാം.
• Intel Arria 10 PLL റഫറൻസ് ക്ലോക്കിനായി PLL കാസ്‌കേഡിംഗിൻ്റെയോ നോൺ-ഡെഡിക്കേറ്റഡ് ക്ലോക്ക് പാതകളുടെയോ ഇളക്കം ഒഴിവാക്കാൻ പരിഹാരത്തിനായി ഒരു ലിങ്ക് ചേർത്തു.
• HDMI RX-നുള്ള CDR refclk ആയി അല്ലെങ്കിൽ HDMI TX-ന് TX PLL refclk ആയി നിങ്ങൾക്ക് ട്രാൻസ്‌സിവർ RX പിൻ ഉപയോഗിക്കാൻ കഴിയില്ലെന്ന ഒരു കുറിപ്പ് ചേർത്തു.
• TX PMA, PCS ബോണ്ടിംഗ് എന്നിവ ഉപയോഗിക്കുന്ന ഡിസൈനുകൾക്കായി set_max_skew കൺസ്ട്രൈൻ്റ് എങ്ങനെ ചേർക്കാം എന്നതിനെക്കുറിച്ചുള്ള ഒരു കുറിപ്പ് ചേർത്തു.
2017.05.08 17.0 17.0 • ഇൻ്റൽ എന്ന് പുനർനാമകരണം ചെയ്തു.
• ഭാഗം നമ്പർ മാറ്റി.
• ഡയറക്ടറി ഘടന അപ്ഡേറ്റ് ചെയ്തു:
- എച്ച്ഡിആർ ചേർത്തു files.
— qsys_vip_passthrough.qsys nios.qsys എന്നാക്കി മാറ്റി.
- ചേർത്തു fileഇൻ്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ പതിപ്പിനായി നിയുക്തമാക്കിയത്.
• HDMI RX ഓക്സിലറി ഡാറ്റയിൽ നിന്ന് ഉയർന്ന ഡൈനാമിക് റേഞ്ച് (HDR) ഇൻഫോഫ്രെയിമിൽ RX-TX ലിങ്ക് ബ്ലോക്ക് ബാഹ്യ ഫിൽട്ടറിംഗ് നടത്തുകയും ഒരു മുൻ ഇൻസേർട്ട് ചെയ്യുകയും ചെയ്യുന്നതായി അപ്ഡേറ്റ് ചെയ്ത വിവരങ്ങൾampഅവലോൺ എസ്ടി മൾട്ടിപ്ലക്‌സർ മുഖേന HDMI TX-ൻ്റെ സഹായ ഡാറ്റയിലേക്ക് le HDR ഇൻഫോഫ്രെയിം.
• ട്രാൻസ്‌സിവർ നേറ്റീവ് PHY വിവരണത്തിനായി ഒരു കുറിപ്പ് ചേർത്തു പിഎംഎ, പിസിഎസ് ബോണ്ടിംഗ്.
• OS, മെഷർ സിഗ്നലുകൾ എന്നിവയ്‌ക്കായുള്ള അപ്‌ഡേറ്റ് വിവരണം.
• ഓവറുകൾ പരിഷ്കരിച്ചുampTX FPLL ഡയറക്ട് ക്ലോക്ക് സ്കീമിനെ പിന്തുണയ്ക്കുന്നതിനായി ഓരോ TMDS ക്ലോക്ക് ഫ്രീക്വൻസി ശ്രേണിയിലും വ്യത്യസ്ത ട്രാൻസ്‌സിവർ ഡാറ്റാ നിരക്കിനുള്ള ലിംഗ് ഫാക്ടർ.
• TX IOPLL, TX FPLL കാസ്കേഡ് ക്ലോക്കിംഗ് സ്കീം TX FPLL ഡയറക്ട് സ്കീം എന്നാക്കി മാറ്റി.
• TX PMA റീകോൺഫിഗറേഷൻ സിഗ്നലുകൾ ചേർത്തു.
• USER_LED[7] ഓവർ എഡിറ്റ് ചെയ്തുampലിംഗ് നില. 1 ഓവറുകളെ സൂചിപ്പിക്കുന്നുampled (ഡാറ്റ നിരക്ക് <1,000 Mbps in Arria 10 ഉപകരണത്തിൽ).
• അപ്ഡേറ്റ് ചെയ്ത HDMI ഡിസൈൻ Exampലെ പിന്തുണയുള്ള സിമുലേറ്ററുകൾ പട്ടിക. NCSim-നെ VHDL പിന്തുണയ്ക്കുന്നില്ല.
• Arria 10 HDMI IP കോർ ഡിസൈൻ എക്സിൻ്റെ ആർക്കൈവ് ചെയ്ത പതിപ്പിലേക്ക് ലിങ്ക് ചേർത്തുampലെ ഉപയോക്തൃ ഗൈഡ്.
2016.10.31 16.1 16.1 പ്രാരംഭ റിലീസ്.

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. *മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഐക്കൺ 1 ഓൺലൈൻ പതിപ്പ്
intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample - ഐക്കൺ ഫീഡ്‌ബാക്ക് അയയ്‌ക്കുക
ഐഡി: 683156
പതിപ്പ്: 2022.12.27

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ്
HDMI Arria 10 FPGA IP ഡിസൈൻ എക്സിample, HDMI അരിയ, 10 FPGA IP ഡിസൈൻ എക്സ്ampലെ, ഡിസൈൻ എക്സിample

റഫറൻസുകൾ

ബന്ധപ്പെട്ട പോസ്റ്റുകൾ

ഒരു അഭിപ്രായം ഇടൂ

നിങ്ങളുടെ ഇമെയിൽ വിലാസം പ്രസിദ്ധീകരിക്കില്ല. ആവശ്യമായ ഫീൽഡുകൾ അടയാളപ്പെടുത്തി *