intel OCT FPGA IP

OCT Intel FPGA IP നിങ്ങളെ ഒരു ബാഹ്യ റെസിസ്റ്ററുമായി ബന്ധപ്പെട്ട് I/O ഡൈനാമിക് കാലിബ്രേറ്റ് ചെയ്യാൻ അനുവദിക്കുന്നു. OCT IP സിഗ്നൽ ഇന്റഗ്രിറ്റി മെച്ചപ്പെടുത്തുന്നു, ബോർഡ് ഇടം കുറയ്ക്കുന്നു, കൂടാതെ മെമ്മറി ഇന്റർഫേസുകൾ പോലുള്ള ബാഹ്യ ഉപകരണങ്ങളുമായി ആശയവിനിമയം നടത്തുന്നതിന് ഇത് ആവശ്യമാണ്. Intel Stratix® 10, Intel Arria® 10, Intel Cyclone® 10 GX ഉപകരണങ്ങൾക്ക് OCT IP ലഭ്യമാണ്. നിങ്ങൾ സ്ട്രാറ്റിക്സ് വി, അരിയ വി, സൈക്ലോൺ വി ഉപകരണങ്ങളിൽ നിന്ന് ഡിസൈനുകൾ മൈഗ്രേറ്റ് ചെയ്യുകയാണെങ്കിൽ, നിങ്ങൾ ഐപി മൈഗ്രേറ്റ് ചെയ്യേണ്ടതുണ്ട്. കൂടുതൽ വിവരങ്ങൾക്ക്, ബന്ധപ്പെട്ട വിവരങ്ങൾ കാണുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

• നിങ്ങളുടെ ALTOCT IP പേജ് 13-ലെ OCT Intel FPGA IP-ലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുന്നു
  • നിങ്ങളുടെ ALTOCT IP കോർ OCT IP കോറിലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുന്നതിനുള്ള ഘട്ടങ്ങൾ നൽകുന്നു.
• ഡൈനാമിക് കാലിബ്രേറ്റഡ് ഓൺ-ചിപ്പ് ടെർമിനേഷൻ (ALTOCT) IP കോർ ഉപയോക്തൃ ഗൈഡ്
  • ALTOCT IP കോറിനെക്കുറിച്ചുള്ള വിവരങ്ങൾ നൽകുന്നു.
• ഇന്റൽ FPGA IP കോറുകളിലേക്കുള്ള ആമുഖം
  • എല്ലാ ഇന്റൽ എഫ്പിജിഎ ഐപി കോറുകളെയും കുറിച്ചുള്ള പൊതുവായ വിവരങ്ങൾ നൽകുന്നു, പാരാമീറ്ററൈസേഷൻ, ജനറേറ്റിംഗ്, അപ്‌ഗ്രേഡിംഗ്, ഐപി കോറുകൾ അനുകരിക്കൽ എന്നിവ ഉൾപ്പെടെ.
• പതിപ്പ്-സ്വതന്ത്ര IP, പ്ലാറ്റ്ഫോം ഡിസൈനർ സിമുലേഷൻ സ്ക്രിപ്റ്റുകൾ സൃഷ്ടിക്കുന്നു
  • സോഫ്‌റ്റ്‌വെയർ അല്ലെങ്കിൽ ഐപി പതിപ്പ് അപ്‌ഗ്രേഡുകൾക്കായി മാനുവൽ അപ്‌ഡേറ്റുകൾ ആവശ്യമില്ലാത്ത സിമുലേഷൻ സ്‌ക്രിപ്റ്റുകൾ സൃഷ്‌ടിക്കുക.
• പ്രോജക്റ്റ് മാനേജ്മെന്റ് മികച്ച രീതികൾ
  • നിങ്ങളുടെ പ്രോജക്റ്റിന്റെയും ഐപിയുടെയും കാര്യക്ഷമമായ മാനേജ്മെന്റിനും പോർട്ടബിലിറ്റിക്കുമുള്ള മാർഗ്ഗനിർദ്ദേശങ്ങൾ files.
• OCT Intel FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവ്സ് പേജ് 13-ൽ
  • OCTIntel FPGA IP-യുടെ മുൻ പതിപ്പുകൾക്കായുള്ള ഉപയോക്തൃ ഗൈഡുകളുടെ ഒരു ലിസ്റ്റ് നൽകുന്നു.

OCT ഇന്റൽ FPGA IP സവിശേഷതകൾ

OCT IP ഇനിപ്പറയുന്ന സവിശേഷതകൾ പിന്തുണയ്ക്കുന്നു

• 12 ഓൺ-ചിപ്പ് ടെർമിനേഷനുകൾ (OCT) ബ്ലോക്കുകൾക്കുള്ള പിന്തുണ
• എല്ലാ I/O പിന്നുകളിലും കാലിബ്രേറ്റഡ് ഓൺ-ചിപ്പ് സീരീസ് ടെർമിനേഷനും (RS) കാലിബ്രേറ്റഡ് ഓൺ-ചിപ്പ് പാരലൽ ടെർമിനേഷനും (RT) പിന്തുണ
• 25 Ω, 50 Ω എന്നിവയുടെ കാലിബ്രേറ്റഡ് ടെർമിനേഷൻ മൂല്യങ്ങൾ
• പവർ-അപ്പിലും യൂസർ മോഡുകളിലും OCT കാലിബ്രേഷനുള്ള പിന്തുണ

OCT ഇന്റൽ FPGA IP ഓവർview

OCT IP ടോപ്പ്-ലെവൽ ഡയഗ്രം

ഈ ചിത്രം OCT IP-യുടെ ഉയർന്ന തലത്തിലുള്ള ഡയഗ്രം കാണിക്കുന്നു.

OCT IP ഘടകങ്ങൾ

ഘടകം	വിവരണം
RZQ പിൻ	ഡ്യുവൽ പർപ്പസ് പിൻ. OCT ഉപയോഗിച്ച് ഉപയോഗിക്കുമ്പോൾ, ആവശ്യമായ ഇം‌പെഡൻസ് നടപ്പിലാക്കുന്നതിന് കാലിബ്രേഷൻ കോഡുകൾ കണക്കാക്കാൻ പിൻ ഒരു ബാഹ്യ റഫറൻസ് റെസിസ്റ്ററുമായി ബന്ധിപ്പിക്കുന്നു.
OCT ബ്ലോക്ക്	I/O ബഫർ ബ്ലോക്കുകളിലേക്ക് കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ സൃഷ്ടിക്കുകയും അയയ്ക്കുകയും ചെയ്യുന്നു.
OCT യുക്തി	OCT ബ്ലോക്കിൽ നിന്ന് ക്രമമായി കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ സ്വീകരിക്കുകയും ബഫറുകൾക്ക് സമാന്തരമായി കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ അയയ്ക്കുകയും ചെയ്യുന്നു.

RZQ പിൻ

ഓരോ OCT ബ്ലോക്കിനും ഒരു RZQ പിൻ ഉണ്ട്.

• RZQ പിന്നുകൾ ഇരട്ട പർപ്പസ് പിന്നുകളാണ്. പിന്നുകൾ OCT ബ്ലോക്കുമായി ബന്ധിപ്പിച്ചിട്ടില്ലെങ്കിൽ, നിങ്ങൾക്ക് പിൻസ് സാധാരണ I/O പിൻ ആയി ഉപയോഗിക്കാം.
• കാലിബ്രേറ്റ് ചെയ്ത പിന്നുകൾക്ക് ഒരേ VCCIO വോളിയം ഉണ്ടായിരിക്കണംtage OCT ബ്ലോക്കായും RZQ പിൻ ആയും. ഒരേ OCT ബ്ലോക്കിലേക്ക് കണക്‌റ്റ് ചെയ്‌ത കാലിബ്രേറ്റ് ചെയ്‌ത പിന്നുകൾക്ക് ഒരേ ശ്രേണിയും സമാന്തര ടെർമിനേഷൻ മൂല്യങ്ങളും ഉണ്ടായിരിക്കണം.
• OCT ബ്ലോക്കിന്റെ സ്ഥാനം നിർണ്ണയിക്കാൻ നിങ്ങൾക്ക് RZQ പിന്നുകളിൽ ലൊക്കേഷൻ നിയന്ത്രണങ്ങൾ പ്രയോഗിക്കാൻ കഴിയും, കാരണം RZQ പിൻ അതിന്റെ അനുബന്ധ OCT ബ്ലോക്കിലേക്ക് മാത്രമേ ബന്ധിപ്പിക്കാൻ കഴിയൂ.

OCT ബ്ലോക്ക്

I/Os അവസാനിപ്പിക്കുന്നതിന് കാലിബ്രേഷൻ കോഡുകൾ സൃഷ്ടിക്കുന്ന ഒരു ഘടകമാണ് OCT ബ്ലോക്ക്. കാലിബ്രേഷൻ സമയത്ത്, OCT, rzqin പോർട്ടിലൂടെ ബാഹ്യ റെസിസ്റ്ററിൽ കാണുന്ന ഇം‌പെഡൻസുമായി പൊരുത്തപ്പെടുന്നു. തുടർന്ന്, OCT ബ്ലോക്ക് രണ്ട് 16-ബിറ്റ് കാലിബ്രേഷൻ കോഡ് പദങ്ങൾ സൃഷ്ടിക്കുന്നു-ഒരു വാക്ക് സീരീസ് അവസാനിപ്പിക്കലിനെ കാലിബ്രേറ്റ് ചെയ്യുന്നു, മറ്റൊരു വാക്ക് സമാന്തര ടെർമിനേഷനെ കാലിബ്രേറ്റ് ചെയ്യുന്നു. ഒരു സമർപ്പിത ബസ് ഒസിടി ലോജിക്കിലേക്ക് വാക്കുകൾ തുടർച്ചയായി അയയ്ക്കുന്നു.

OCT ലോജിക്

OCT ബ്ലോക്ക്, ser_data പോർട്ടുകളിലൂടെ OCT ലോജിക്കിലേക്ക് കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ ക്രമമായി അയയ്ക്കുന്നു. എൻസർ സിഗ്നൽ, ട്രിഗർ ചെയ്യുമ്പോൾ, ഏത് OCT ബ്ലോക്കിൽ നിന്നാണ് കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ വായിക്കേണ്ടതെന്ന് വ്യക്തമാക്കുന്നു. കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ പിന്നീട് സീരിയൽ ടു പാരലൽ ഷിഫ്റ്റ് ലോജിക്കിലേക്ക് ബഫർ ചെയ്യുന്നു. അതിനുശേഷം, I/O ബഫറുകൾക്ക് സമാന്തരമായി കാലിബ്രേഷൻ കോഡ് വാക്കുകൾ അയയ്ക്കാൻ s2pload സിഗ്നൽ സ്വയമേവ ഉറപ്പുനൽകുന്നു. കാലിബ്രേഷൻ കോഡ് പദങ്ങൾ I/O ബ്ലോക്കിലെ ട്രാൻസിസ്റ്ററുകളെ സജീവമാക്കുകയോ നിർജ്ജീവമാക്കുകയോ ചെയ്യുന്നു, അത് ഇം‌പെഡൻസുമായി പൊരുത്തപ്പെടുന്നതിന് സീരീസ് അല്ലെങ്കിൽ സമാന്തര പ്രതിരോധത്തെ അനുകരിക്കും.

OCT ലോജിക്കിന്റെ ഇന്റേണലുകൾ

OCT ഇന്റൽ FPGA IP പ്രവർത്തന വിവരണം

DDR മെമ്മറി സ്‌പെസിഫിക്കേഷൻ പാലിക്കുന്നതിന്, Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾ സിംഗിൾ-എൻഡ് I/O മാനദണ്ഡങ്ങൾക്കായി ഓൺ-ചിപ്പ് സീരീസ് ടെർമിനേഷനും (RS OCT) ഓൺ-ചിപ്പ് പാരലൽ ടെർമിനേഷനും (RT OCT) പിന്തുണയ്ക്കുന്നു. ഏത് I/O ബാങ്കിലും OCT പിന്തുണയ്ക്കാം. തന്നിരിക്കുന്ന ബാങ്കിലെ എല്ലാ I/O-കൾക്കും VCCIO അനുയോജ്യമായിരിക്കണം. ഒരു Intel Stratix 10, Intel Arria 10, അല്ലെങ്കിൽ Intel Cyclone 10 GX ഉപകരണത്തിൽ, ഓരോ I/O ബാങ്കിലും ഒരു OCT ബ്ലോക്ക് ഉണ്ട്. ഓരോ OCT ബ്ലോക്കിനും ഒരു RZQ പിൻ മുഖേനയുള്ള ഒരു ബാഹ്യ 240 Ω റഫറൻസ് റെസിസ്റ്ററുമായി ഒരു ബന്ധം ആവശ്യമാണ്.

പിൻ സ്ഥിതി ചെയ്യുന്ന I/O ബാങ്കുമായി RZQ പിൻ അതേ VCCIO വിതരണം പങ്കിടുന്നു. നിങ്ങൾ OCT കാലിബ്രേഷൻ ഉപയോഗിക്കുന്നില്ലെങ്കിൽ ഒരു സാധാരണ I/O ആയി ഉപയോഗിക്കാവുന്ന ഒരു ഡ്യുവൽ ഫംഗ്ഷൻ I/O പിൻ ആണ് RZQ പിൻ. OCT കാലിബ്രേഷനായി നിങ്ങൾ RZQ പിൻ ഉപയോഗിക്കുമ്പോൾ, RZQ പിൻ ഒരു ബാഹ്യ 240 Ω റെസിസ്റ്ററിലൂടെ OCT ബ്ലോക്കിനെ ഗ്രൗണ്ടുമായി ബന്ധിപ്പിക്കുന്നു. ഒരൊറ്റ I/O കോളത്തിൽ (ഒരു ഡെയ്‌സി ചെയിനിൽ) OCT-കൾ എങ്ങനെ ബന്ധിപ്പിച്ചിരിക്കുന്നുവെന്ന് ഇനിപ്പറയുന്ന കണക്കുകൾ കാണിക്കുന്നു. ഒരു OCT-ന് ഏതെങ്കിലും ബാങ്കിന്റെ ഒരു I/O കാലിബ്രേറ്റ് ചെയ്യാൻ കഴിയും, ബാങ്ക് അതേ കോളത്തിലാണെങ്കിൽ വോളിയം പാലിക്കുന്നുtagഇ ആവശ്യകതകൾ. നിരകൾക്കിടയിൽ കണക്ഷനുകളൊന്നും ഇല്ലാത്തതിനാൽ, OCT യുടെ അതേ I/O കോളത്തിൽ പെട്ടതാണെങ്കിൽ മാത്രമേ OCT പങ്കിടാൻ കഴിയൂ.

OCT ബാങ്ക്-ടു-ബാങ്ക് കണക്ഷനുകൾ

Intel Quartus® Prime Pin Planner-ലെ I/O കോളങ്ങൾ

ഈ കണക്ക് ഒരു മുൻ ആണ്ample. വ്യത്യസ്ത Intel Stratix 10, Intel Arria 10, അല്ലെങ്കിൽ Intel Cyclone 10 GX ഉപകരണങ്ങൾക്കിടയിൽ ലേഔട്ട് വ്യത്യാസപ്പെടുന്നു.

പവർ-അപ്പ് മോഡ് ഇന്റർഫേസുകൾ

പവർ-അപ്പ് മോഡിലുള്ള OCT IP-ന് രണ്ട് പ്രധാന ഇന്റർഫേസുകളുണ്ട്

• FPGA RZQ പാഡിനെ OCT ബ്ലോക്കിലേക്ക് ബന്ധിപ്പിക്കുന്ന ഒരു ഇൻപുട്ട് ഇന്റർഫേസ്
• I/O ബഫറുകളുമായി ബന്ധിപ്പിക്കുന്ന രണ്ട് 16-ബിറ്റ് വാക്കുകളുടെ ഔട്ട്‌പുട്ട്

OCT ഇന്റർഫേസുകൾ

ഉപയോക്തൃ മോഡ് OCT

ഉപയോക്തൃ മോഡ് OCT പവർ-അപ്പ് OCT മോഡ് പോലെ തന്നെ പ്രവർത്തിക്കുന്നു, ഉപയോക്തൃ നിയന്ത്രണക്ഷമത കൂട്ടിച്ചേർക്കുന്നു.

FSM സിഗ്നലുകൾ

OCT ബ്ലോക്കിലെ സമർപ്പിത ഉപയോക്തൃ സിഗ്നലുകളെ നിയന്ത്രിക്കുന്ന കാമ്പിലെ ഒരു ഫിനിറ്റ് സ്റ്റേറ്റ് മെഷീൻ (FSM) ഈ ചിത്രം കാണിക്കുന്നു. നിങ്ങളുടെ അഭ്യർത്ഥന പ്രകാരം OCT ബ്ലോക്ക് കാലിബ്രേറ്റ് ചെയ്യുകയോ നിയന്ത്രിക്കുന്ന കോഡ് വാക്കുകൾ അയയ്ക്കുകയോ ചെയ്യുന്നുണ്ടെന്ന് FSM ഉറപ്പാക്കുന്നു.

ഫിറ്റർ ഒരു ഉപയോക്തൃ മോഡ് OCT അനുമാനിക്കുന്നില്ല. നിങ്ങളുടെ OCT ബ്ലോക്ക് ഉപയോക്തൃ മോഡ് OCT സവിശേഷത ഉപയോഗിക്കണമെങ്കിൽ, നിങ്ങൾ OCT IP സൃഷ്ടിക്കണം. എന്നിരുന്നാലും, ഹാർഡ്‌വെയർ പരിമിതികൾ കാരണം, നിങ്ങളുടെ രൂപകൽപ്പനയിൽ OCT എന്ന ഉപയോക്തൃ മോഡിൽ നിങ്ങൾക്ക് ഒരു OCT IP മാത്രമേ ഉപയോഗിക്കാൻ കഴിയൂ.

കുറിപ്പ്: ഒരൊറ്റ OCT IP-ക്ക് 12 OCT ബ്ലോക്കുകൾ വരെ നിയന്ത്രിക്കാനാകും.

FSM ഇനിപ്പറയുന്ന സിഗ്നലുകൾ നൽകുന്നു

• ക്ലോക്ക്
• പുനഃസജ്ജമാക്കുക
• s2pload
• കാലിബ്രേഷൻ_തിരക്കിലാണ്
• calibration_shift_busy
• കാലിബ്രേഷൻ_അഭ്യർത്ഥന

കുറിപ്പ്: ഈ സിഗ്നലുകൾ യൂസർ മോഡിൽ മാത്രമേ ലഭ്യമാകൂ, പവർ-അപ്പ് മോഡിൽ അല്ല.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

OCT ഇന്റൽ FPGA IP സിഗ്നലുകൾ.
FSM സിഗ്നലുകളെക്കുറിച്ച് കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു.

കോർ എഫ്എസ്എം

FSM ഫ്ലോ

എഫ്എസ്എം സംസ്ഥാനങ്ങൾ

സംസ്ഥാനം	വിവരണം
നിഷ്ക്രിയം	നിങ്ങൾ കാലിബ്രേഷൻ_അഭ്യർത്ഥന വെക്റ്റർ സജ്ജീകരിക്കുമ്പോൾ, FSM IDLE അവസ്ഥയിൽ നിന്ന് CAL അവസ്ഥയിലേക്ക് നീങ്ങുന്നു. രണ്ട് ക്ലോക്ക് സൈക്കിളുകൾക്ക് കാലിബ്രേഷൻ_അഭ്യർത്ഥന വെക്റ്റർ അതിന്റെ മൂല്യത്തിൽ സൂക്ഷിക്കുക. രണ്ട് ക്ലോക്ക് സൈക്കിളുകൾക്ക് ശേഷം, FSM-ൽ വെക്റ്ററിന്റെ ഒരു പകർപ്പ് അടങ്ങിയിരിക്കുന്നു. കാലിബ്രേഷൻ പ്രക്രിയ പുനരാരംഭിക്കുന്നത് ഒഴിവാക്കാൻ നിങ്ങൾ വെക്റ്റർ പുനഃസജ്ജമാക്കണം.
CAL	ഈ അവസ്ഥയിൽ, കാലിബ്രേഷൻ_അഭ്യർത്ഥന വെക്‌ടറിൽ ഏതൊക്കെ ബിറ്റുകൾ ഉറപ്പിച്ചുവെന്ന് FSM പരിശോധിക്കുകയും അവ സേവനം ചെയ്യുകയും ചെയ്യുന്നു. അനുബന്ധ OCT ബ്ലോക്കുകൾ കാലിബ്രേഷൻ പ്രക്രിയ ആരംഭിക്കുന്നു, അത് പൂർത്തിയാക്കാൻ ഏകദേശം 2,000 ക്ലോക്ക് സൈക്കിളുകൾ എടുക്കും. കാലിബ്രേഷൻ പൂർത്തിയായ ശേഷം, calibration_busy സിഗ്നൽ റിലീസ് ചെയ്യുന്നു.
മാസ്ക് ബിറ്റ് പരിശോധിക്കുക	ബിറ്റ് സജ്ജീകരിച്ചിട്ടുണ്ടോ ഇല്ലയോ എന്ന് വെക്‌ടറിലെ ഓരോ ബിറ്റും FSM പരിശോധിക്കുന്നു.

സംസ്ഥാനം	വിവരണം
ഷിഫ്റ്റ് മാസ്ക് ബിറ്റ്	ഈ അവസ്ഥ വെക്‌ടറിലെ എല്ലാ ബിറ്റുകളിലും 1-ൽ എത്തുന്നതുവരെ ലൂപ്പ് ചെയ്യുന്നു.
സീരീസ് ഷിഫ്റ്റ്	ഈ അവസ്ഥ OCT ബ്ലോക്കിൽ നിന്ന് ടെർമിനേഷൻ ലോജിക്കിലേക്ക് ടെർമിനേഷൻ കോഡ് അയയ്‌ക്കുന്നു. കൈമാറ്റം പൂർത്തിയാക്കാൻ 32 സൈക്കിളുകൾ ആവശ്യമാണ്. ഓരോ കൈമാറ്റത്തിനു ശേഷവും, വെക്‌ടറിൽ തീർപ്പുകൽപ്പിക്കാത്ത ബിറ്റുകൾ ഉണ്ടോയെന്ന് FSM പരിശോധിച്ച് അവയ്ക്ക് അനുസൃതമായി സേവനം നൽകുന്നു.
ശേഷിക്കുന്ന ബിറ്റ് അപ്‌ഡേറ്റ് ചെയ്യുക	OCT Intel FPGA IP-യിലെ എല്ലാ OCT ബ്ലോക്കുകളുമായും പൊരുത്തപ്പെടുന്ന ബിറ്റുകൾ ശേഷിക്കുന്ന രജിസ്റ്ററിൽ ഉണ്ട്. സർവീസ് ചെയ്ത അഭ്യർത്ഥന പുനഃസജ്ജമാക്കിക്കൊണ്ട് ഈ സംസ്ഥാനം തീർച്ചപ്പെടുത്താത്ത രജിസ്റ്ററിനെ അപ്ഡേറ്റ് ചെയ്യുന്നു.
ചെയ്തു	calibration_shift_busy സിഗ്നൽ നിർജ്ജീവമാകുമ്പോൾ, പുതിയ ടെർമിനേഷൻ കോഡുകൾ ബഫറുകളിലേക്ക് ട്രാൻസ്ഫർ ചെയ്യാൻ നിങ്ങൾക്ക് s2pload സ്വയമേവ ഉറപ്പുനൽകാൻ കഴിയും. s2pload സിഗ്നൽ 25 ns എങ്കിലും ഉറപ്പിക്കുന്നു. ഹാർഡ്‌വെയർ പരിമിതികൾ കാരണം, എല്ലാ ബിറ്റുകളും ഇൻ ചെയ്യുന്നതുവരെ നിങ്ങൾക്ക് മറ്റൊരു കാലിബ്രേഷൻ അഭ്യർത്ഥിക്കാൻ കഴിയില്ല calibration_shift_busy വെക്റ്റർ കുറവാണ്.

OCT ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിample

OCT IP-ന് ഒരു ഡിസൈൻ എക്സിറ്റ് സൃഷ്ടിക്കാൻ കഴിയുംampIP-യ്‌ക്കായി തിരഞ്ഞെടുത്ത അതേ കോൺഫിഗറേഷനുമായി പൊരുത്തപ്പെടുന്ന le. ഡിസൈൻ മുൻampഒരു പ്രത്യേക ആപ്ലിക്കേഷനും ടാർഗെറ്റ് ചെയ്യാത്ത ഒരു ലളിതമായ രൂപകൽപ്പനയാണ് le. നിങ്ങൾക്ക് മുൻ ഡിസൈൻ ഉപയോഗിക്കാംampIP എങ്ങനെ തൽക്ഷണം ചെയ്യാം എന്നതിനെക്കുറിച്ചുള്ള ഒരു റഫറൻസായി le. ഡിസൈൻ സൃഷ്ടിക്കാൻ എക്സിample files, ജനറേറ്റ് എക്‌സ് ഓണാക്കുകampIP ജനറേഷൻ സമയത്ത് ജനറേഷൻ ഡയലോഗ് ബോക്സിൽ ഡിസൈൻ ഓപ്ഷൻ.

കുറിപ്പ്: OCT IP VHDL ജനറേഷനെ പിന്തുണയ്ക്കുന്നില്ല.

• സോഫ്റ്റ്വെയർ സൃഷ്ടിക്കുന്നു _ഉദാampIP-യ്‌ക്കൊപ്പം le_design ഡയറക്‌ടറി, എവിടെ നിങ്ങളുടെ ഐപിയുടെ പേരാണ്.
• ദി _ഉദാample_design ഡയറക്ടറിയിൽ make_qii_design.tcl സ്ക്രിപ്റ്റുകൾ അടങ്ങിയിരിക്കുന്നു.
• The .qsys fileഡിസൈൻ സമയത്ത് ആന്തരിക ഉപയോഗത്തിനുള്ളതാണ് sampലെ ജനറേഷൻ മാത്രം. നിങ്ങൾക്ക് എഡിറ്റ് ചെയ്യാൻ കഴിയില്ല files.

Intel Quartus® Prime Design സൃഷ്ടിക്കുന്നു Example

make_qii_design.tcl സ്ക്രിപ്റ്റ് ഒരു സിന്തസൈസ് ചെയ്യാവുന്ന ഡിസൈൻ സൃഷ്ടിക്കുന്നുample സഹിതം Intel Quartus® Prime പ്രൊജക്‌റ്റ് സമാഹരിക്കാൻ തയ്യാറാണ്. ഒരു സിന്തസൈസ് ചെയ്യാവുന്ന ഡിസൈൻ സൃഷ്ടിക്കാൻ മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക.

1. ഡിസൈൻ എക്സിയുമായി ചേർന്ന് ഐപി സൃഷ്ടിച്ച ശേഷംample files, കമാൻഡ് പ്രോംപ്റ്റിൽ ഇനിപ്പറയുന്ന സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക: quartus_sh -t make_qii_design.tcl.
2. ഉപയോഗിക്കേണ്ട ഒരു കൃത്യമായ ഉപകരണം നിങ്ങൾക്ക് വ്യക്തമാക്കണമെങ്കിൽ, ഇനിപ്പറയുന്ന കമാൻഡ് ഉപയോഗിക്കുക: quartus_sh -t make_qii_design.tcl .

ed_synth.qpf പ്രൊജക്‌റ്റ് അടങ്ങുന്ന ഒരു qii ഡയറക്‌ടറി സ്‌ക്രിപ്റ്റ് സൃഷ്‌ടിക്കുന്നു file. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയറിൽ നിങ്ങൾക്ക് ഈ പ്രോജക്‌റ്റ് തുറക്കാനും കംപൈൽ ചെയ്യാനും കഴിയും.

OCT ഇന്റൽ FPGA IP റഫറൻസുകൾ

OCT ഇന്റൽ FPGA IP പാരാമീറ്റർ ക്രമീകരണങ്ങൾ

OCT IP പാരാമീറ്ററുകൾ

പേര്	മൂല്യം	വിവരണം
OCT ബ്ലോക്കുകളുടെ എണ്ണം	1 മുതൽ 12 വരെ	സൃഷ്ടിക്കേണ്ട OCT ബ്ലോക്കുകളുടെ എണ്ണം വ്യക്തമാക്കുന്നു. സ്ഥിര മൂല്യം ആണ് 1.
പിന്നിലേക്ക്-അനുയോജ്യമായ പോർട്ട് നാമങ്ങൾ ഉപയോഗിക്കുക	On ഓഫ്	ALTOCT IP-ന് അനുയോജ്യമായ ലെഗസി ടോപ്പ്-ലെവൽ പേരുകൾ ഉപയോഗിക്കുന്നതിന് ഇത് പരിശോധിക്കുക. ഈ പരാമീറ്റർ സ്ഥിരസ്ഥിതിയായി പ്രവർത്തനരഹിതമാക്കിയിരിക്കുന്നു.
OCT മോഡ്	പവർ അപ്പ് ഉപയോക്താവ്	OCT ഉപയോക്തൃ-നിയന്ത്രണമാണോ അല്ലയോ എന്ന് വ്യക്തമാക്കുന്നു. സ്ഥിര മൂല്യം ആണ് പവർ-അപ്പ്.
OCT ബ്ലോക്ക് x കാലിബ്രേഷൻ മോഡ്	സിംഗിൾ ഇരട്ട POD	OCT-യുടെ കാലിബ്രേഷൻ മോഡ് വ്യക്തമാക്കുന്നു. X OCT ബ്ലോക്കിന്റെ എണ്ണവുമായി പൊരുത്തപ്പെടുന്നു. സ്ഥിര മൂല്യം ആണ് സിംഗിൾ.

OCT ഇന്റൽ FPGA IP സിഗ്നലുകൾ

ഇൻപുട്ട് ഇന്റർഫേസ് സിഗ്നലുകൾ

സിഗ്നൽ നാമം	ദിശ	വിവരണം
rzqin	ഇൻപുട്ട്	RZQ പാഡിൽ നിന്ന് OCT ബ്ലോക്കിലേക്കുള്ള ഇൻപുട്ട് കണക്ഷൻ. RZQ പാഡ് ഒരു ബാഹ്യ പ്രതിരോധവുമായി ബന്ധിപ്പിച്ചിരിക്കുന്നു. കാലിബ്രേഷൻ കോഡ് സൃഷ്ടിക്കുന്നതിനുള്ള ഒരു റഫറൻസായി OCT ബ്ലോക്ക് rzqin പോർട്ടുമായി ബന്ധിപ്പിച്ചിരിക്കുന്ന ഇം‌പെഡൻസ് ഉപയോഗിക്കുന്നു. പവർ-അപ്പ്, യൂസർ മോഡുകൾ എന്നിവയ്‌ക്ക് ഈ സിഗ്നൽ ലഭ്യമാണ്.
ക്ലോക്ക്	ഇൻപുട്ട്	ഉപയോക്തൃ മോഡ് OCT-നുള്ള ഇൻപുട്ട് ക്ലോക്ക്. ക്ലോക്ക് 20 MHz അല്ലെങ്കിൽ അതിൽ കുറവായിരിക്കണം.
പുനഃസജ്ജമാക്കുക	ഇൻപുട്ട്	ഇൻപുട്ട് റീസെറ്റ് സിഗ്നൽ. പുനഃസജ്ജമാക്കൽ സിൻക്രണസ് ആണ്.
കാലിബ്രേഷൻ_അഭ്യർത്ഥന	ഇൻപുട്ട്	[NUMBER_OF_OCT:0] എന്നതിനായുള്ള ഇൻപുട്ട് വെക്റ്റർ. ഓരോ ബിറ്റും ഒരു OCT ബ്ലോക്കുമായി യോജിക്കുന്നു. ഒരു ബിറ്റ് 1 ആയി സജ്ജീകരിക്കുമ്പോൾ, അനുബന്ധ OCT കാലിബ്രേറ്റ് ചെയ്യുന്നു, തുടർന്ന് കോഡ് വാക്ക് ടെർമിനേഷൻ ലോജിക് ബ്ലോക്കിലേക്ക് സീരിയലായി മാറ്റുക. രണ്ട് ക്ലോക്ക് സൈക്കിളുകൾക്കായി അഭ്യർത്ഥന നടത്തേണ്ടതുണ്ട്. ഹാർഡ്‌വെയർ പരിമിതികൾ കാരണം, മറ്റൊരു അഭ്യർത്ഥന നൽകുന്നതുവരെ കാലിബ്രേഷൻ_ഷിഫ്റ്റ്_ബിസി വെക്റ്റർ പൂജ്യമാകുന്നതുവരെ നിങ്ങൾ കാത്തിരിക്കണം; അല്ലെങ്കിൽ നിങ്ങളുടെ അഭ്യർത്ഥന പ്രോസസ്സ് ചെയ്യില്ല.
calibration_shift_busy	ഔട്ട്പുട്ട്	[NUMBER_OF_OCT:0] എന്നതിനായുള്ള ഔട്ട്‌പുട്ട് വെക്റ്റർ ഏത് OCT ബ്ലോക്കാണ് നിലവിൽ കാലിബ്രേഷനിൽ പ്രവർത്തിക്കുന്നതെന്നും ടെർമിനേഷൻ കോഡുകൾ ടെർമിനേഷൻ ലോജിക് ബ്ലോക്കിലേക്ക് മാറ്റുന്നുവെന്നും സൂചിപ്പിക്കുന്നു. ഒരു ബിറ്റ് 1 ആയിരിക്കുമ്പോൾ, ഒരു OCT ബ്ലോക്ക് കാലിബ്രേറ്റ് ചെയ്യുന്നതായും കോഡ് വാക്ക് ടെർമിനേഷൻ ലോജിക് ബ്ലോക്കിലേക്ക് മാറ്റുന്നതായും സൂചിപ്പിക്കുന്നു.
കാലിബ്രേഷൻ_തിരക്കിലാണ്	ഔട്ട്പുട്ട്	ഏത് OCT ബ്ലോക്കാണ് നിലവിൽ കാലിബ്രേഷനിൽ പ്രവർത്തിക്കുന്നതെന്ന് സൂചിപ്പിക്കുന്ന [NUMBER_OF_OCT:0] എന്നതിനായുള്ള ഔട്ട്‌പുട്ട് വെക്റ്റർ. ഒരു ബിറ്റ് 1 ആയിരിക്കുമ്പോൾ, ഒരു OCT ബ്ലോക്ക് കാലിബ്രേറ്റ് ചെയ്യുന്നതായി സൂചിപ്പിക്കുന്നു
ഒക്ടോബർ_ _series_termination control[15:0]	ഔട്ട്പുട്ട്	16-ബിറ്റ് ഔട്ട്പുട്ട് സിഗ്നൽ, കൂടെ 0 മുതൽ 11 വരെ. ഈ സിഗ്നൽ ഇൻപുട്ട്/ഔട്ട്പുട്ട് ബഫറിലെ സീരീസ് ടെർമിനേഷൻ കൺട്രോൾ പോർട്ടിലേക്ക് ബന്ധിപ്പിക്കുന്നു. R കാലിബ്രേറ്റ് ചെയ്യുന്ന സീരീസ് ടെർമിനേഷൻ കോഡ് ഈ പോർട്ട് അയയ്ക്കുന്നുs.
ഒക്ടോബർ_ _parallel_termination_ control[15:0]	ഔട്ട്പുട്ട്	16-ബിറ്റ് ഔട്ട്പുട്ട് സിഗ്നൽ, കൂടെ 0 മുതൽ 11 വരെ. ഈ സിഗ്നൽ ഇൻപുട്ട്/ഔട്ട്പുട്ട് ബഫറിലെ സമാന്തര ടെർമിനേഷൻ കൺട്രോൾ പോർട്ടിലേക്ക് ബന്ധിപ്പിക്കുന്നു. R കാലിബ്രേറ്റ് ചെയ്യുന്ന സമാന്തര ടെർമിനേഷൻ കോഡ് ഈ പോർട്ട് അയയ്ക്കുന്നുt.

QSF അസൈൻമെന്റുകൾ

Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങൾക്ക് ഇനിപ്പറയുന്ന ടെർമിനേഷനുമായി ബന്ധപ്പെട്ട Intel Quartus Prime ക്രമീകരണങ്ങളുണ്ട് file (.qsf) അസൈൻമെന്റുകൾ:

• INPUT_TERMINATION
• OUTPUT_TERMINATION
• TERMINATION_CONTROL_BLOCK
• RZQ_GROUP

QSF അസൈൻമെന്റുകൾ

QSF അസൈൻമെന്റ്	വിശദാംശങ്ങൾ
INPUT_TERMINATION OUTPUT_TERMINATION	ഇൻപുട്ട്/ഔട്ട്‌പുട്ട് ടെർമിനേഷൻ അസൈൻമെന്റ്, സംശയാസ്‌പദമായ പിന്നിലെ ഓമിലെ ടെർമിനേഷൻ മൂല്യം വ്യക്തമാക്കുന്നു. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION -ലേക്ക് set_instance_assignment -പേര് OUTPUT_TERMINATION -ലേക്ക്
	സീരീസ്/പാരലൽ ടെർമിനേഷൻ പോർട്ടുകൾ പ്രവർത്തനക്ഷമമാക്കാൻ, ഈ അസൈൻമെന്റുകൾ ഉൾപ്പെടുത്തുക, അത് പിന്നുകൾക്കായുള്ള പരമ്പരയും സമാന്തര ടെർമിനേഷൻ മൂല്യങ്ങളും വ്യക്തമാക്കുന്നു. സീരീസ് ടെർമിനേഷൻ കൺട്രോൾ, പാരലൽ ടെർമിനേഷൻ കൺട്രോൾ പോർട്ടുകൾ എന്നിവ OCT ഇന്റൽ എഫ്പിജിഎ ഐപിയിൽ നിന്ന് ജിപിഐഒ ഇന്റൽ എഫ്പിജിഎ ഐപിയിലേക്ക് കണക്റ്റുചെയ്യുന്നത് ഉറപ്പാക്കുക. ExampLe:
	set_instance_assignment -name INPUT_TERMINATION “PARALLEL ഓം വിത്ത് കാലിബ്രേഷൻ” -ടു set_instance_assignment -name OUTPUT_TERMINATION “SERIES ഓം വിത്ത് കാലിബ്രേഷൻ” -ടു
TERMINATION_CONTROL_BL ശരി	ആവശ്യമുള്ള OCT ബ്ലോക്കിൽ നിന്ന് നിർദ്ദിഷ്ട പിന്നുകളിലേക്ക് ശരിയായ കണക്ഷൻ ഉണ്ടാക്കാൻ ഫിറ്ററിനെ നയിക്കുന്നു. I/O ബഫറുകൾ സ്പഷ്ടമായി തൽക്ഷണം നൽകാത്തപ്പോൾ ഈ അസൈൻമെന്റ് ഉപയോഗപ്രദമാണ് കൂടാതെ നിങ്ങൾ ഒരു നിർദ്ദിഷ്ട OCT ബ്ലോക്കുമായി പിന്നുകളെ ബന്ധപ്പെടുത്തേണ്ടതുണ്ട്. ExampLe:
	set_instance_assignment -name TERMINATION_CONTROL_BLOCK -ലേക്ക്
RZQ_GROUP	ഈ അസൈൻമെന്റ് Intel Stratix 10, Intel Arria 10, Intel Cyclone 10 GX ഉപകരണങ്ങളിൽ മാത്രം പിന്തുണയ്ക്കുന്നു. RTL പരിഷ്കരിക്കാതെ തന്നെ ഈ അസൈൻമെന്റ് ഒരു OCT IP സൃഷ്ടിക്കുന്നു. നെറ്റ്‌ലിസ്റ്റിൽ rzq പിൻ നാമത്തിനായി ഫിറ്റർ തിരയുന്നു. പിൻ നിലവിലില്ലെങ്കിൽ, OCT IP-യും അതിന്റെ അനുബന്ധ കണക്ഷനുകളും സഹിതം ഫിറ്റർ പിൻ നാമം സൃഷ്ടിക്കുന്നു. നിലവിലുള്ളതോ നിലവിലില്ലാത്തതോ ആയ OCT ഉപയോഗിച്ച് കാലിബ്രേറ്റ് ചെയ്യുന്നതിനായി ഒരു കൂട്ടം പിന്നുകൾ സൃഷ്ടിക്കാൻ ഇത് നിങ്ങളെ അനുവദിക്കുന്നു കൂടാതെ ഫിറ്റർ ഡിസൈനിന്റെ നിയമസാധുത ഉറപ്പാക്കുന്നു. ExampLe:
	set_instance_assignment -പേര് RZQ_GROUP -ലേക്ക്

ടെർമിനേഷൻ ഇൻപുട്ട്, ഔട്ട്പുട്ട് ബഫറുകളിലും ചിലപ്പോൾ ഒരേസമയം നിലനിൽക്കും. പിൻ ഗ്രൂപ്പുകളെ OCT ബ്ലോക്കുമായി ബന്ധപ്പെടുത്തുന്നതിന് രണ്ട് രീതികളുണ്ട്:

• ഏത് OCT ബ്ലോക്കുമായി ബന്ധപ്പെട്ട പിൻ (ബസ്) ആണെന്ന് സൂചിപ്പിക്കാൻ .qsf അസൈൻമെന്റ് ഉപയോഗിക്കുക. നിങ്ങൾക്ക് TERMINATION_CONTROL_BLOCK അല്ലെങ്കിൽ RZQ_GROUP അസൈൻമെന്റ് ഉപയോഗിക്കാം. മുൻ അസൈൻമെന്റ് RTL-ൽ ഒരു OCT-യുമായി ബന്ധപ്പെടുത്തുന്നു, രണ്ടാമത്തേത് RTL-ൽ മാറ്റം വരുത്താതെ തന്നെ പുതുതായി സൃഷ്‌ടിച്ച OCT-യുമായി പിൻ ബന്ധപ്പെടുത്തുന്നു.
• ഉയർന്ന തലത്തിലുള്ള I/O ബഫർ പ്രിമിറ്റീവുകൾ ഇൻസ്റ്റൻഷ്യേറ്റ് ചെയ്യുകയും അവയെ ഉചിതമായ OCT ബ്ലോക്കുകളിലേക്ക് ബന്ധിപ്പിക്കുകയും ചെയ്യുക.

കുറിപ്പ്: ഒരേ VCCIO ഉള്ള എല്ലാ I/O ബാങ്കുകൾക്കും ആ പ്രത്യേക I/O ബാങ്കിന് സ്വന്തം OCT ബ്ലോക്ക് ഉണ്ടെങ്കിൽ പോലും ഒരു OCT ബ്ലോക്ക് പങ്കിടാൻ കഴിയും. ഒരു OCT ബ്ലോക്കിലേക്ക് കാലിബ്രേറ്റഡ് ടെർമിനേഷനെ പിന്തുണയ്ക്കുന്ന എത്ര I/O പിന്നുകളും നിങ്ങൾക്ക് ബന്ധിപ്പിക്കാൻ കഴിയും. ഒരു OCT ബ്ലോക്കിലേക്ക് അനുയോജ്യമായ കോൺഫിഗറേഷനുമായി നിങ്ങൾ I/Os കണക്റ്റുചെയ്യുന്നുവെന്ന് ഉറപ്പാക്കുക. OCT ബ്ലോക്കിനും അതിന്റെ അനുബന്ധ I/O-കൾക്കും ഒരേ VCCIO, സീരീസ് അല്ലെങ്കിൽ സമാന്തര ടെർമിനേഷൻ മൂല്യങ്ങൾ ഉണ്ടെന്നും നിങ്ങൾ ഉറപ്പാക്കണം. ഈ ക്രമീകരണങ്ങൾ ഉപയോഗിച്ച്, ഫിറ്റർ I/Os, OCT ബ്ലോക്ക് എന്നിവ ഒരേ നിരയിൽ സ്ഥാപിക്കുന്നു. ബ്ലോക്കിലേക്ക് പിൻ കണക്റ്റ് ചെയ്തിട്ടില്ലെങ്കിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്റ്റ്‌വെയർ മുന്നറിയിപ്പ് സന്ദേശങ്ങൾ സൃഷ്ടിക്കുന്നു.

Arria V, Cyclone V, Stratix V ഉപകരണങ്ങൾക്കുള്ള IP മൈഗ്രേഷൻ ഫ്ലോ

Arria V, Cyclone V, Stratix V ഉപകരണങ്ങളുടെ ALTOCT IP, Intel Stratix 10, Intel Arria 10, അല്ലെങ്കിൽ Intel Cyclone 10 GX ഉപകരണങ്ങളുടെ OCT Intel FPGA IP-ലേക്ക് മൈഗ്രേറ്റ് ചെയ്യാൻ IP മൈഗ്രേഷൻ ഫ്ലോ നിങ്ങളെ അനുവദിക്കുന്നു. ഐപി മൈഗ്രേഷൻ ഫ്ലോ, ALTOCT IP-യുടെ ക്രമീകരണങ്ങളുമായി പൊരുത്തപ്പെടുന്നതിന് OCT IP കോൺഫിഗർ ചെയ്യുന്നു, IP പുനഃസൃഷ്ടിക്കാൻ നിങ്ങളെ അനുവദിക്കുന്നു.

കുറിപ്പ്: ഒറ്റ OCT കാലിബ്രേഷൻ മോഡിൽ മാത്രം IP മൈഗ്രേഷൻ ഫ്ലോയെ ഈ IP പിന്തുണയ്ക്കുന്നു. നിങ്ങൾ ഇരട്ട അല്ലെങ്കിൽ POD കാലിബ്രേഷൻ മോഡാണ് ഉപയോഗിക്കുന്നതെങ്കിൽ, നിങ്ങൾ IP മൈഗ്രേറ്റ് ചെയ്യേണ്ടതില്ല.

നിങ്ങളുടെ ALTOCT IP OCT Intel FPGA IP-ലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുന്നു

നിങ്ങളുടെ ALTOCT IP OCT IP-ലേക്ക് മൈഗ്രേറ്റ് ചെയ്യുന്നതിന്, ഈ ഘട്ടങ്ങൾ പാലിക്കുക

1. IP കാറ്റലോഗിൽ നിങ്ങളുടെ ALTOCT IP തുറക്കുക.
2. നിലവിൽ തിരഞ്ഞെടുത്ത ഉപകരണ കുടുംബത്തിൽ, സ്ട്രാറ്റിക്സ് 10, അരിയ 10, അല്ലെങ്കിൽ സൈക്ലോൺ 10 ജിഎക്സ് തിരഞ്ഞെടുക്കുക.
3. പാരാമീറ്റർ എഡിറ്ററിൽ OCT IP തുറക്കാൻ പൂർത്തിയാക്കുക ക്ലിക്കുചെയ്യുക. ALTOCT IP ക്രമീകരണങ്ങൾക്ക് സമാനമായ OCT IP ക്രമീകരണങ്ങൾ പാരാമീറ്റർ എഡിറ്റർ കോൺഫിഗർ ചെയ്യുന്നു.
4. ഇവ രണ്ടും തമ്മിൽ പൊരുത്തമില്ലാത്ത ക്രമീകരണങ്ങൾ ഉണ്ടെങ്കിൽ, പിന്തുണയ്‌ക്കുന്ന പുതിയ ക്രമീകരണങ്ങൾ തിരഞ്ഞെടുക്കുക.
5. ഐപി പുനഃസൃഷ്ടിക്കാൻ പൂർത്തിയാക്കുക ക്ലിക്കുചെയ്യുക.
6. RTL-ൽ നിങ്ങളുടെ ALTOCT IP തൽക്ഷണം OCT IP ഉപയോഗിച്ച് മാറ്റിസ്ഥാപിക്കുക.

കുറിപ്പ്: OCT IP പോർട്ട് പേരുകൾ ALTOCT IP പോർട്ട് പേരുകളുമായി പൊരുത്തപ്പെടുന്നില്ലായിരിക്കാം. അതിനാൽ, തൽക്ഷണത്തിൽ IP നാമം മാറ്റുന്നത് മതിയാകില്ല.

OCT ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ് ആർക്കൈവുകൾ

ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.

IP കോർ പതിപ്പ്	ഉപയോക്തൃ ഗൈഡ്
17.1	ഇന്റൽ FPGA OCT IP കോർ ഉപയോക്തൃ ഗൈഡ്

OCT ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രം

പ്രമാണ പതിപ്പ്	ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ്	IP പതിപ്പ്	മാറ്റങ്ങൾ
2019.07.03	19.2	19.1	Intel Stratix 10 ഉപകരണങ്ങൾക്കുള്ള പിന്തുണ ചേർത്തു. ഇനിപ്പറയുന്ന IP പേരുകൾ അപ്ഡേറ്റ് ചെയ്തു: “Intel FPGA OCT” മുതൽ “OCT Intel FPGA IP” വരെ  “Intel FPGA GPIO” മുതൽ “GPIO Intel FPGA IP” വരെ s2pload സിഗ്നൽ അപ്ഡേറ്റ് ചെയ്തു: ലഭ്യമായ ഉപയോക്തൃ സിഗ്നലുകളിൽ നിന്ന് s2pload നീക്കം ചെയ്തു. s2pload സിഗ്നൽ സ്വഭാവം സംബന്ധിച്ച അപ്ഡേറ്റ് ചെയ്ത വിവരണങ്ങൾ.

 

തീയതി	പതിപ്പ്	മാറ്റങ്ങൾ
നവംബർ 2017	2017.11.06	Intel Cyclone 10 GX ഉപകരണങ്ങൾക്കുള്ള പിന്തുണ ചേർത്തു. Altera OCT IP കോർ, Intel FPGA OCT IP കോർ എന്ന് പുനർനാമകരണം ചെയ്തു. Qsys എന്ന് പ്ലാറ്റ്ഫോം ഡിസൈനർ എന്ന് പുനർനാമകരണം ചെയ്തു. അധിക ഇന്റൽ റീബ്രാൻഡിംഗിനായി അപ്ഡേറ്റ് ചെയ്ത ടെക്സ്റ്റ്.
മെയ് 2017	2017.05.08	ഇന്റൽ എന്ന് പുനർനാമകരണം ചെയ്തു.
ഡിസംബർ 2015	2015.12.07	"മെഗാ ഫംഗ്‌ഷൻ" എന്നതിന്റെ സന്ദർഭങ്ങൾ "IP കോർ" ആയി മാറ്റി. ഉദാഹരണങ്ങൾ മാറ്റി ക്വാർട്ടസ് II വരെ ക്വാർട്ടസ് പ്രൈം. ശൈലിയും വ്യക്തതയും മെച്ചപ്പെടുത്തുന്നതിന് ഉള്ളടക്കങ്ങളിലേക്കും ലിങ്കുകളിലേക്കും വിവിധ എഡിറ്റുകൾ.
ഓഗസ്റ്റ്, 2014	2014.08.18	ഉപയോക്തൃ മോഡിൽ OCT കാലിബ്രേഷനെക്കുറിച്ചുള്ള വിവരങ്ങൾ ചേർത്തു. ഐപി കോർ സിഗ്നലുകളും പാരാമീറ്ററുകളും അപ്ഡേറ്റ് ചെയ്തു: core_rzqin_export rzqin ആയി മാറ്റി core_series_termination_control_export എന്നതിലേക്ക് മാറ്റി ഒക്ടോബർ_ _series_termination control[15:0] core_parallel_termination_control_export oct_ ആയി മാറ്റി _parallel_termination_control[15:0]
നവംബർ 2013	2013.11.29	പ്രാരംഭ റിലീസ്.

ഐഡി: 683708
പതിപ്പ്: 2019.07.03

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel OCT FPGA IP [pdf] ഉപയോക്തൃ ഗൈഡ് OCT FPGA IP, OCT, FPGA IP

റഫറൻസുകൾ

• ഉപയോക്തൃ മാനുവൽ