എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈൻ എക്സ്ample
ദ്രുത ആരംഭ ഗൈഡ്
F-Tile Interlaken Intel® FPGA IP കോർ ഒരു സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ച് നൽകുന്നു. ഒരു ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampകംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന le Intel Quartus® Prime Pro Edition സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4-ൽ ലഭ്യമാകും. നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ മുൻample, പാരാമീറ്റർ എഡിറ്റർ യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഡിസൈൻ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും പരിശോധിക്കാനും ആവശ്യമാണ്.
ടെസ്റ്റ്ബെഞ്ചും ഡിസൈനും മുൻampF-ടൈൽ ഉപകരണങ്ങൾക്കായി le NRZ, PAM4 മോഡുകൾ പിന്തുണയ്ക്കുന്നു. എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ ഡിസൈൻ എക്‌സൈസ് സൃഷ്ടിക്കുന്നുampലെയ്‌നുകളുടെ എണ്ണത്തിന്റെയും ഡാറ്റ നിരക്കുകളുടെയും ഇനിപ്പറയുന്ന പിന്തുണയ്ക്കുന്ന കോമ്പിനേഷനുകൾക്കായി les.
ലെയ്‌നുകളുടെയും ഡാറ്റ നിരക്കുകളുടെയും IP പിന്തുണയുള്ള കോമ്പിനേഷനുകൾ
താഴെ പറയുന്ന കോമ്പിനേഷനുകൾ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.3-ൽ പിന്തുണയ്ക്കുന്നു. മറ്റെല്ലാ കോമ്പിനേഷനുകളും ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷന്റെ ഭാവി പതിപ്പിൽ പിന്തുണയ്ക്കും.
|
പാതകളുടെ എണ്ണം |
ലെയ്ൻ നിരക്ക് (Gbps) | ||||
| 6.25 | 10.3125 | 12.5 | 25.78125 | 53.125 | |
| 4 | അതെ | – | അതെ | അതെ | – |
| 6 | – | – | – | അതെ | അതെ |
| 8 | – | – | അതെ | അതെ | – |
| 10 | – | – | അതെ | അതെ | – |
| 12 | – | അതെ | അതെ | അതെ | – |
ചിത്രം 1.ഡിസൈനിനായുള്ള വികസന ഘട്ടങ്ങൾ Example
കുറിപ്പ്: ഹാർഡ്‌വെയർ കംപൈലേഷനും ടെസ്റ്റിംഗും ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4-ൽ ലഭ്യമാകും.
F-Tile Interlaken Intel FPGA IP കോർ ഡിസൈൻ എക്സിample ഇനിപ്പറയുന്ന സവിശേഷതകൾ പിന്തുണയ്ക്കുന്നു:
- ആന്തരിക TX മുതൽ RX വരെയുള്ള സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡ്
- നിശ്ചിത വലിപ്പത്തിലുള്ള പാക്കറ്റുകൾ സ്വയമേവ സൃഷ്ടിക്കുന്നു
- അടിസ്ഥാന പാക്കറ്റ് പരിശോധന കഴിവുകൾ
- റീ-ടെസ്റ്റിംഗ് ആവശ്യത്തിനായി ഡിസൈൻ റീസെറ്റ് ചെയ്യുന്നതിന് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാനുള്ള കഴിവ്
ചിത്രം 2.ഹൈ-ലെവൽ ബ്ലോക്ക് ഡയഗ്രം
ബന്ധപ്പെട്ട വിവരങ്ങൾ
- F-Tile Interlaken Intel FPGA IP ഉപയോക്തൃ ഗൈഡ്
- എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ FPGA IP റിലീസ് കുറിപ്പുകൾ
ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
മുൻ പരീക്ഷിക്കാൻample ഡിസൈൻ, ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്റ്റ്‌വെയറും ഉപയോഗിക്കുക:
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.3
- സിസ്റ്റം കൺസോൾ
- പിന്തുണയ്ക്കുന്ന സിമുലേറ്റർ:
- സംഗ്രഹം* VCS*
- സംഗ്രഹം VCS MX
- സീമെൻസ്* EDA മോഡൽസിം* SE അല്ലെങ്കിൽ ക്വസ്റ്റ*
കുറിപ്പ്: ഡിസൈനിനുള്ള ഹാർഡ്‌വെയർ പിന്തുണ മുൻample ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4-ൽ ലഭ്യമാകും.
ഡിസൈൻ സൃഷ്ടിക്കുന്നു
ചിത്രം 3. നടപടിക്രമം
ഡിസൈൻ എക്‌സൈസ് സൃഷ്‌ടിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampലെയും ടെസ്റ്റ് ബെഞ്ചും:
- Intel Quartus Prime Pro Edition സോഫ്റ്റ്വെയറിൽ ക്ലിക്ക് ചെയ്യുക File ➤ ഒരു പുതിയ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്‌ടിക്കാൻ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്, അല്ലെങ്കിൽ ക്ലിക്ക് ചെയ്യുക File ➤ നിലവിലുള്ള ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഒരു ഉപകരണം വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു.
- ഉപകരണ ഫാമിലി അജിലെക്സ് വ്യക്തമാക്കുകയും നിങ്ങളുടെ ഡിസൈനിനായി എഫ്-ടൈൽ ഉള്ള ഉപകരണം തിരഞ്ഞെടുക്കുക.
- IP കാറ്റലോഗിൽ, F-Tile Interlaken Intel FPGA IP കണ്ടെത്തി ഡബിൾ ക്ലിക്ക് ചെയ്യുക. പുതിയ ഐപി വേരിയന്റ് വിൻഡോ ദൃശ്യമാകുന്നു.
- ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിന്. പാരാമീറ്റർ എഡിറ്റർ IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip.
- ശരി ക്ലിക്ക് ചെയ്യുക. പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
ചിത്രം 4. Exampലെ ഡിസൈൻ ടാബ്
6. IP ടാബിൽ, നിങ്ങളുടെ IP കോർ വ്യതിയാനത്തിനായുള്ള പരാമീറ്ററുകൾ വ്യക്തമാക്കുക.
7. എക്സിയിൽampലെ ഡിസൈൻ ടാബ്, ടെസ്റ്റ്ബെഞ്ച് ജനറേറ്റ് ചെയ്യുന്നതിനുള്ള സിമുലേഷൻ ഓപ്ഷൻ തിരഞ്ഞെടുക്കുക.
ശ്രദ്ധിക്കുക: സിന്തസിസ് ഓപ്ഷൻ ഹാർഡ്‌വെയറിനുള്ളതാണ്ample ഡിസൈൻ, ഇത് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4-ൽ ലഭ്യമാകും.
8. ജനറേറ്റഡ് എച്ച്ഡിഎൽ ഫോർമാറ്റിന്, വെരിലോഗ്, വിഎച്ച്ഡിഎൽ ഓപ്ഷൻ ലഭ്യമാണ്.
9. ജനറേറ്റ് എക്സ് ക്ലിക്ക് ചെയ്യുകampലെ ഡിസൈൻ. സെലക്ട് എക്സിample ഡിസൈൻ ഡയറക്ടറി വിൻഡോ ദൃശ്യമാകുന്നു.
10. നിങ്ങൾക്ക് ഡിസൈൻ പരിഷ്കരിക്കണമെങ്കിൽ മുൻample ഡയറക്ടറി പാത്ത് അല്ലെങ്കിൽ പ്രദർശിപ്പിച്ച സ്ഥിരസ്ഥിതികളിൽ നിന്നുള്ള പേര് (ilk_f_0_example_design), പുതിയ പാതയിലേക്ക് ബ്രൗസ് ചെയ്ത് പുതിയ ഡിസൈൻ ടൈപ്പ് ചെയ്യുകample ഡയറക്ടറിയുടെ പേര്.
11. ശരി ക്ലിക്കുചെയ്യുക.
കുറിപ്പ്: F-Tile Interlaken Intel FPGA IP ഡിസൈനിൽ മുൻample, ഒരു SystemPLL സ്വപ്രേരിതമായി ഇൻസ്റ്റന്റ് ചെയ്യപ്പെടുകയും F-Tile Interlaken Intel FPGA IP കോറുമായി ബന്ധപ്പെടുത്തുകയും ചെയ്യുന്നു. ഡിസൈനിലെ SystemPLL ശ്രേണി പാതample ആണ്:
example_design.test_env_inst.test_dut.dut.pll
ഡിസൈനിലെ SystemPLL exampട്രാൻസ്‌സീവറിന്റെ അതേ 156.26 MHz റഫറൻസ് ക്ലോക്ക് le പങ്കിടുന്നു.
ഡയറക്ടറി ഘടന
F-Tile Interlaken Intel FPGA IP കോർ ഇനിപ്പറയുന്നവ സൃഷ്ടിക്കുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sampLe:
ചിത്രം 5. ഡയറക്ടറി ഘടന
പട്ടിക 2. ഹാർഡ്‌വെയർ ഡിസൈൻ എക്സിample File വിവരണങ്ങൾ
ഇവ fileൽ ഉണ്ട്ample_installation_dir>/ilk_f_0_example_design ഡയറക്ടറി.
| File പേരുകൾ | വിവരണം |
| example_design.qpf | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് file. |
| example_design.qsf | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് ക്രമീകരണങ്ങൾ file |
| example_design.sdc ജെtag_timing_template.sdc | സംഗ്രഹം ഡിസൈൻ നിയന്ത്രണം file. നിങ്ങളുടെ സ്വന്തം ഡിസൈനിനായി നിങ്ങൾക്ക് പകർത്താനും പരിഷ്ക്കരിക്കാനും കഴിയും. |
| sysconsole_testbench.tcl | പ്രധാന file സിസ്റ്റം കൺസോൾ ആക്സസ് ചെയ്യുന്നതിന് |
കുറിപ്പ്: ഡിസൈനിനുള്ള ഹാർഡ്‌വെയർ പിന്തുണ മുൻample ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ പതിപ്പ് 21.4-ൽ ലഭ്യമാകും.
പട്ടിക 3. ടെസ്റ്റ്ബെഞ്ച് File വിവരണം
ഇത് file ൽ ആണ്ample_installation_dir>/ilk_f_0_example_design/ ഉദാample_design/rtl ഡയറക്ടറി.
| File പേര് | വിവരണം |
| top_tb.sv | ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file. |
പട്ടിക 4. ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റുകൾ
ഇവ fileൽ ഉണ്ട്ample_installation_dir>/ilk_f_0_example_design/ ഉദാample_design/testbench ഡയറക്ടറി
| File പേര് | വിവരണം |
| run_vcs.sh | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള സിനോപ്സിസ് VCS സ്ക്രിപ്റ്റ്. |
| run_vcsmx.sh | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള സിനോപ്സിസ് VCS MX സ്ക്രിപ്റ്റ്. |
| run_mentor.tcl | ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിന് സീമെൻസ് EDA മോഡൽസിം എസ്ഇ അല്ലെങ്കിൽ ക്വസ്റ്റ സ്ക്രിപ്റ്റ്. |
ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച്
ചിത്രം 6. നടപടിക്രമം
ടെസ്റ്റ് ബെഞ്ച് അനുകരിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുക:
- കമാൻഡ് പ്രോംപ്റ്റിൽ, ടെസ്റ്റ്ബെഞ്ച് സിമുലേഷൻ ഡയറക്ടറിയിലേക്ക് മാറ്റുക. ഡയറക്ടറി പാതയാണ്ample_installation_dir>/ഉദാample_design/ testbench.
- നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പിന്തുണയുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. സ്ക്രിപ്റ്റ് കംപൈൽ ചെയ്യുകയും സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു. സിമുലേഷൻ പൂർത്തിയായതിന് ശേഷം SOP, EOP കൗണ്ടുകൾ പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് നിങ്ങളുടെ സ്ക്രിപ്റ്റ് പരിശോധിക്കണം.
പട്ടിക 5. സിമുലേഷൻ പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള ഘട്ടങ്ങൾ
| സിമുലേറ്റർ | നിർദ്ദേശങ്ങൾ |
|
വി.സി.എസ് |
കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക:
sh run_vcs.sh |
|
VCS MX |
കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക:
sh run_vcsmx.sh |
|
മോഡൽസിം എസ്ഇ അല്ലെങ്കിൽ ക്വസ്റ്റ |
കമാൻഡ് ലൈനിൽ, ടൈപ്പ് ചെയ്യുക:
vsim -do run_mentor.tcl മോഡൽസിം ജിയുഐ കൊണ്ടുവരാതെ അനുകരിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, ടൈപ്പ് ചെയ്യുക:
vsim -c -do run_mentor.tcl |
3. ഫലങ്ങൾ വിശകലനം ചെയ്യുക. വിജയകരമായ ഒരു സിമുലേഷൻ പാക്കറ്റുകൾ അയയ്ക്കുകയും സ്വീകരിക്കുകയും ചെയ്യുന്നു, കൂടാതെ "ടെസ്റ്റ് പാസായി" പ്രദർശിപ്പിക്കുകയും ചെയ്യുന്നു.
ഡിസൈനിനായുള്ള ടെസ്റ്റ്ബെഞ്ച് മുൻample ഇനിപ്പറയുന്ന ജോലികൾ പൂർത്തിയാക്കുന്നു:
- എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ തൽക്ഷണം നൽകുന്നു.
- PHY സ്റ്റാറ്റസ് പ്രിന്റ് ചെയ്യുന്നു.
- മെറ്റാഫ്രെയിം സിൻക്രൊണൈസേഷനും (SYNC_LOCK) വേഡ് (ബ്ലോക്ക്) അതിരുകളും (WORD_LOCK) പരിശോധിക്കുന്നു.
- വ്യക്തിഗത പാതകൾ പൂട്ടുന്നതിനും വിന്യസിക്കുന്നതിനും വേണ്ടി കാത്തിരിക്കുന്നു.
- പാക്കറ്റുകൾ കൈമാറാൻ തുടങ്ങുന്നു.
- പാക്കറ്റ് സ്ഥിതിവിവരക്കണക്കുകൾ പരിശോധിക്കുന്നു:
- CRC24 പിശകുകൾ
- എസ്ഒപികൾ
- ഇഒപികൾ
ഇനിപ്പറയുന്ന എസ്ample ഔട്ട്പുട്ട് ഒരു വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ വ്യക്തമാക്കുന്നു:
ഡിസൈൻ കംപൈൽ ചെയ്യുന്നു Example
- മുൻ ഉറപ്പാക്കുകampഡിസൈൻ ജനറേഷൻ പൂർത്തിയായി.
- ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്വെയറിൽ, ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് തുറക്കുകample_installation_dir>/ഉദാample_design.qpf>.
- പ്രോസസ്സിംഗ് മെനുവിൽ, സമാഹാരം ആരംഭിക്കുക ക്ലിക്കുചെയ്യുക.
ഡിസൈൻ എക്സിample വിവരണം
ഡിസൈൻ മുൻample ഇന്റർലേക്കൻ ഐപി കോറിന്റെ പ്രവർത്തനക്ഷമത കാണിക്കുന്നു.
ഡിസൈൻ എക്സിampലെ ഘടകങ്ങൾ
മുൻample ഡിസൈൻ സിസ്റ്റത്തെയും PLL റഫറൻസ് ക്ലോക്കുകളെയും ആവശ്യമായ ഡിസൈൻ ഘടകങ്ങളെയും ബന്ധിപ്പിക്കുന്നു. മുൻample ഡിസൈൻ ആന്തരിക ലൂപ്പ്ബാക്ക് മോഡിൽ IP കോർ കോൺഫിഗർ ചെയ്യുകയും IP കോർ TX ഉപയോക്തൃ ഡാറ്റാ ട്രാൻസ്ഫർ ഇന്റർഫേസിൽ പാക്കറ്റുകൾ സൃഷ്ടിക്കുകയും ചെയ്യുന്നു. IP കോർ ഈ പാക്കറ്റുകളെ ട്രാൻസ്‌സിവർ വഴി ആന്തരിക ലൂപ്പ്ബാക്ക് പാതയിലേക്ക് അയയ്ക്കുന്നു.
ഐപി കോർ റിസീവർ ലൂപ്പ്ബാക്ക് പാതയിൽ പാക്കറ്റുകൾ സ്വീകരിച്ച ശേഷം, അത് ഇന്റർലേക്കൻ പാക്കറ്റുകൾ പ്രോസസ്സ് ചെയ്യുകയും അവ RX ഉപയോക്തൃ ഡാറ്റാ ട്രാൻസ്ഫർ ഇന്റർഫേസിൽ കൈമാറുകയും ചെയ്യുന്നു. മുൻampപാക്കറ്റുകൾ സ്വീകരിച്ചതും കൈമാറിയതും പൊരുത്തപ്പെടുന്നുണ്ടോയെന്ന് le ഡിസൈൻ പരിശോധിക്കുന്നു.
എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ ഐപി ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:
- എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ
- പാക്കറ്റ് ജനറേറ്ററും പാക്കറ്റ് ചെക്കറും
- എഫ്-ടൈൽ റഫറൻസും സിസ്റ്റം പിഎൽഎൽ ക്ലോക്കുകളും ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ
ഇന്റർഫേസ് സിഗ്നലുകൾ
പട്ടിക 6. ഡിസൈൻ എക്സ്ampലെ ഇന്റർഫേസ് സിഗ്നലുകൾ
| പോർട്ട് നാമം | ദിശ | വീതി (ബിറ്റുകൾ) | വിവരണം |
|
mgmt_clk |
ഇൻപുട്ട് |
1 |
സിസ്റ്റം ക്ലോക്ക് ഇൻപുട്ട്. ക്ലോക്ക് ഫ്രീക്വൻസി 100 MHz ആയിരിക്കണം. |
|
pll_ref_clk |
ഇൻപുട്ട് |
1 |
ട്രാൻസ്‌സിവർ റഫറൻസ് ക്ലോക്ക്. RX CDR PLL ഡ്രൈവ് ചെയ്യുന്നു. |
| rx_pin | ഇൻപുട്ട് | പാതകളുടെ എണ്ണം | റിസീവർ SERDES ഡാറ്റ പിൻ. |
| tx_pin | ഔട്ട്പുട്ട് | പാതകളുടെ എണ്ണം | SERDES ഡാറ്റ പിൻ ട്രാൻസ്മിറ്റ് ചെയ്യുക. |
| rx_pin_n(1) | ഇൻപുട്ട് | പാതകളുടെ എണ്ണം | റിസീവർ SERDES ഡാറ്റ പിൻ. |
| tx_pin_n(1) | ഔട്ട്പുട്ട് | പാതകളുടെ എണ്ണം | SERDES ഡാറ്റ പിൻ ട്രാൻസ്മിറ്റ് ചെയ്യുക. |
|
mac_clk_pll_ref |
ഇൻപുട്ട് |
1 |
ഈ സിഗ്നൽ ഒരു PLL ഡ്രൈവ് ചെയ്യണം കൂടാതെ pll_ref_clk ഡ്രൈവ് ചെയ്യുന്ന അതേ ക്ലോക്ക് ഉറവിടം ഉപയോഗിക്കുകയും വേണം.
PAM4 മോഡ് ഉപകരണ വ്യതിയാനങ്ങളിൽ മാത്രമേ ഈ സിഗ്നൽ ലഭ്യമാകൂ. |
| usr_pb_reset_n | ഇൻപുട്ട് | 1 | സിസ്റ്റം പുന .സജ്ജീകരണം. |
(1) PAM4 വേരിയന്റുകളിൽ മാത്രമേ ലഭ്യമാകൂ.
ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ സേവനങ്ങൾക്കോ ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു.
*മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.
രജിസ്റ്റർ മാപ്പ്
കുറിപ്പ്:
- ഡിസൈൻ എക്സിample രജിസ്റ്റർ വിലാസം 0x20** ൽ ആരംഭിക്കുമ്പോൾ ഇന്റർലേക്കൻ IP കോർ രജിസ്റ്റർ വിലാസം 0x10** ൽ ആരംഭിക്കുന്നു.
- എഫ്-ടൈൽ PHY രജിസ്റ്റർ വിലാസം 0x30** എന്നതിൽ ആരംഭിക്കുന്നു, അതേസമയം F-ടൈൽ FEC രജിസ്റ്റർ വിലാസം 0x40** ൽ ആരംഭിക്കുന്നു. FEC രജിസ്റ്റർ PAM4 മോഡിൽ മാത്രമേ ലഭ്യമാകൂ.
- ആക്സസ് കോഡ്: RO—വായന മാത്രം, RW—വായിക്കുക/എഴുതുക.
- സിസ്റ്റം കൺസോൾ മുൻ ഡിസൈൻ വായിക്കുന്നുample സ്‌ക്രീനിൽ ടെസ്റ്റ് സ്റ്റാറ്റസ് രജിസ്റ്റർ ചെയ്യുകയും റിപ്പോർട്ടുചെയ്യുകയും ചെയ്യുന്നു.
പട്ടിക 7. ഡിസൈൻ എക്സ്ample രജിസ്റ്റർ മാപ്പ്
| ഓഫ്സെറ്റ് | പേര് | പ്രവേശനം | വിവരണം |
| 8'h00 | സംവരണം | ||
| 8'h01 | സംവരണം | ||
|
8'h02 |
സിസ്റ്റം PLL റീസെറ്റ് |
RO |
ഇനിപ്പറയുന്ന ബിറ്റുകൾ സിസ്റ്റം PLL റീസെറ്റ് അഭ്യർത്ഥനയും മൂല്യം പ്രവർത്തനക്ഷമമാക്കുകയും ചെയ്യുന്നു:
• ബിറ്റ് [0] – sys_pll_rst_req • ബിറ്റ് [1] – sys_pll_rst_en |
| 8'h03 | RX ലെയിൻ വിന്യസിച്ചു | RO | RX ലെയ്ൻ വിന്യാസം സൂചിപ്പിക്കുന്നു. |
|
8'h04 |
WORD ലോക്ക് ചെയ്തു |
RO |
[NUM_LANES–1:0] – വേഡ് (ബ്ലോക്ക്) അതിരുകൾ തിരിച്ചറിയൽ. |
| 8'h05 | സമന്വയം ലോക്ക് ചെയ്തു | RO | [NUM_LANES–1:0] – മെറ്റാഫ്രെയിം സമന്വയം. |
| 8'h06 - 8'h09 | CRC32 പിശക് എണ്ണം | RO | CRC32 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു. |
| 8'h0A | CRC24 പിശക് എണ്ണം | RO | CRC24 പിശക് എണ്ണം സൂചിപ്പിക്കുന്നു. |
|
8'h0B |
ഓവർഫ്ലോ/അണ്ടർഫ്ലോ സിഗ്നൽ |
RO |
ഇനിപ്പറയുന്ന ബിറ്റുകൾ സൂചിപ്പിക്കുന്നു:
• ബിറ്റ് [3] - TX അണ്ടർഫ്ലോ സിഗ്നൽ • ബിറ്റ് [2] - TX ഓവർഫ്ലോ സിഗ്നൽ • ബിറ്റ് [1] - RX ഓവർഫ്ലോ സിഗ്നൽ |
| 8'h0C | SOP എണ്ണം | RO | SOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. |
| 8'h0D | EOP എണ്ണം | RO | EOP യുടെ എണ്ണം സൂചിപ്പിക്കുന്നു |
|
8'h0E |
പിശക് എണ്ണം |
RO |
ഇനിപ്പറയുന്ന പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു:
• ലെയ്ൻ വിന്യാസത്തിന്റെ നഷ്ടം • നിയമവിരുദ്ധമായ നിയന്ത്രണ വാക്ക് • നിയമവിരുദ്ധമായ ഫ്രെയിമിംഗ് പാറ്റേൺ • SOP അല്ലെങ്കിൽ EOP സൂചകം കാണുന്നില്ല |
| 8'h0F | send_data_mm_clk | RW | ജനറേറ്റർ സിഗ്നൽ പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക. |
|
8'h10 |
ചെക്കർ പിശക് |
ചെക്കർ പിശക് സൂചിപ്പിക്കുന്നു. (SOP ഡാറ്റ പിശക്, ചാനൽ നമ്പർ പിശക്, PLD ഡാറ്റ പിശക്) | |
| 8'h11 | സിസ്റ്റം PLL ലോക്ക് | RO | ബിറ്റ് [0] PLL ലോക്ക് സൂചനയെ സൂചിപ്പിക്കുന്നു. |
|
8'h14 |
TX SOP എണ്ണം |
RO |
പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച എസ്ഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. |
|
8'h15 |
TX EOP എണ്ണം |
RO |
പാക്കറ്റ് ജനറേറ്റർ സൃഷ്ടിച്ച ഇഒപിയുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. |
| 8'h16 | തുടർച്ചയായ പാക്കറ്റ് | RW | തുടർച്ചയായ പാക്കറ്റ് പ്രവർത്തനക്ഷമമാക്കാൻ 1 മുതൽ ബിറ്റ് [0] വരെ എഴുതുക. |
| തുടർന്നു… | |||
| ഓഫ്സെറ്റ് | പേര് | പ്രവേശനം | വിവരണം |
| 8'h39 | ECC പിശക് എണ്ണം | RO | ECC പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. |
| 8'h40 | ECC പിശക് എണ്ണം തിരുത്തി | RO | തിരുത്തിയ ECC പിശകുകളുടെ എണ്ണം സൂചിപ്പിക്കുന്നു. |
| 8'h50 | tile_tx_rst_n | WO | TX-നുള്ള SRC-യിലേക്ക് ടൈൽ റീസെറ്റ് ചെയ്യുക. |
| 8'h51 | tile_rx_rst_n | WO | RX-നായി SRC-യിലേക്ക് ടൈൽ റീസെറ്റ് ചെയ്യുക. |
| 8'h52 | tile_tx_rst_ack_n | RO | TX-നുള്ള SRC-ൽ നിന്നുള്ള ടൈൽ റീസെറ്റ് അംഗീകരിക്കൽ. |
| 8'h53 | tile_rx_rst_ack_n | RO | RX-നുള്ള SRC-ൽ നിന്നുള്ള ടൈൽ റീസെറ്റ് അംഗീകാരം. |
പുനഃസജ്ജമാക്കുക
എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി കോറിൽ, നിങ്ങൾ റീസെറ്റ് (reset_n=0) ആരംഭിക്കുകയും IP കോർ ഒരു റീസെറ്റ് അംഗീകാരം നൽകുന്നതുവരെ പിടിക്കുകയും ചെയ്യുക (reset_ack_n=0). റീസെറ്റ് നീക്കം ചെയ്‌ത ശേഷം (reset_n=1), റീസെറ്റ് അക്നോളജ് അതിന്റെ പ്രാരംഭ നിലയിലേക്ക് മടങ്ങുന്നു
(reset_ack_n=1). ഡിസൈനിൽ മുൻample, ഒരു rst_ack_sticky രജിസ്റ്റർ റീസെറ്റ് അക്നൗളജ് അസെർഷൻ കൈവശം വയ്ക്കുകയും തുടർന്ന് റീസെറ്റ് നീക്കം ചെയ്യാൻ ട്രിഗർ ചെയ്യുകയും ചെയ്യുന്നു (reset_n=1). നിങ്ങളുടെ ഡിസൈൻ ആവശ്യങ്ങൾക്ക് അനുയോജ്യമായ ഇതര രീതികൾ നിങ്ങൾക്ക് ഉപയോഗിക്കാം.
പ്രധാനപ്പെട്ടത്: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ആവശ്യമുള്ള ഏത് സാഹചര്യത്തിലും, നിങ്ങൾ എഫ്-ടൈലിന്റെ TX, RX എന്നിവ പ്രത്യേക ക്രമത്തിൽ പ്രത്യേകം റിലീസ് ചെയ്യണം. കൂടുതൽ വിവരങ്ങൾക്ക് സിസ്റ്റം കൺസോൾ സ്ക്രിപ്റ്റ് കാണുക.
ചിത്രം 7. NRZ മോഡിൽ സീക്വൻസ് റീസെറ്റ് ചെയ്യുക
ചിത്രം 8. PAM4 മോഡിൽ സീക്വൻസ് റീസെറ്റ് ചെയ്യുക
എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈൻ എക്സ്ample യൂസർ ഗൈഡ് ആർക്കൈവ്സ്
ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.
| ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP കോർ പതിപ്പ് | ഉപയോക്തൃ ഗൈഡ് |
| 21.2 | 2.0.0 | എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ് |
എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ FPGA IP ഡിസൈനിനായുള്ള ഡോക്യുമെന്റ് റിവിഷൻ ചരിത്രം Exampലെ ഉപയോക്തൃ ഗൈഡ്
| പ്രമാണ പതിപ്പ് | ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് | IP പതിപ്പ് | മാറ്റങ്ങൾ |
| 2021.10.04 | 21.3 | 3.0.0 | • പുതിയ ലെയ്ൻ നിരക്ക് കോമ്പിനേഷനുകൾക്കുള്ള പിന്തുണ ചേർത്തു. കൂടുതൽ വിവരങ്ങൾക്ക്, റഫർ ചെയ്യുക പട്ടിക: ലെയ്‌നുകളുടെ എണ്ണത്തിന്റെയും ഡാറ്റാ നിരക്കിന്റെയും ഐപി പിന്തുണയുള്ള കോമ്പിനേഷനുകൾ.
• വിഭാഗത്തിൽ പിന്തുണയ്ക്കുന്ന സിമുലേറ്റർ ലിസ്റ്റ് അപ്ഡേറ്റ് ചെയ്തു: ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ. • വിഭാഗത്തിൽ പുതിയ റീസെറ്റ് രജിസ്റ്ററുകൾ ചേർത്തു: രജിസ്റ്റർ മാപ്പ്. |
| 2021.06.21 | 21.2 | 2.0.0 | പ്രാരംഭ റിലീസ്. |
പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
 |
intel F-Tile Interlaken Intel FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ് എഫ്-ടൈൽ ഇന്റർലേക്കൻ ഇന്റൽ എഫ്പിജിഎ ഐപി ഡിസൈൻ എക്സ്ample, F-Tile, Interlaken Intel FPGA IP ഡിസൈൻ എക്സ്ample, Intel FPGA IP ഡിസൈൻ എക്സിample, IP ഡിസൈൻ എക്സിampലെ, ഡിസൈൻ എക്സിample |
