ഉള്ളടക്കം മറയ്ക്കുക
1 ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample
2 ദ്രുത ആരംഭ ഗൈഡ്
2.1 ഡിസൈൻ എക്സി ജനറേറ്റുചെയ്യുന്നുample
3 ഡിസൈൻ എക്സിampലെ പാരാമീറ്ററുകൾ
3.1 Ex ലെ പാരാമീറ്ററുകൾampലെ ഡിസൈൻ ടാബ്
4 ഡിസൈൻ എക്സിample വിവരണം
4.1 ഫീച്ചറുകൾ
4.2 സിമുലേഷൻ
4.3 കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampലെ രജിസ്റ്ററുകൾ
5 കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈനിനായുള്ള ഡോക്യുമെന്റ് പുനരവലോകന ചരിത്രം Exampലെ ഉപയോക്തൃ ഗൈഡ്
6 പ്രമാണങ്ങൾ / വിഭവങ്ങൾ
6.1 റഫറൻസുകൾ
7 ബന്ധപ്പെട്ട പോസ്റ്റുകൾ

ഇന്റൽ ലോഗോ

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-PRODUCT

ദ്രുത ആരംഭ ഗൈഡ്

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഒരു സിമുലേഷൻ ടെസ്റ്റ്ബെഞ്ചും ഒരു ഹാർഡ്‌വെയർ ഡിസൈനും നൽകുന്നുampകംപൈലേഷനും ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗും പിന്തുണയ്ക്കുന്ന le. നിങ്ങൾ ഡിസൈൻ സൃഷ്ടിക്കുമ്പോൾ മുൻample, Intel Quartus® Prime IP പാരാമീറ്റർ എഡിറ്റർ യാന്ത്രികമായി സൃഷ്ടിക്കുന്നു fileഹാർഡ്‌വെയറിൽ ഡിസൈൻ അനുകരിക്കാനും കംപൈൽ ചെയ്യാനും പരിശോധിക്കാനും ആവശ്യമാണ്. കൂടാതെ, ഇന്റർ-ഓപ്പറേറ്റീവ് ടെസ്റ്റിംഗിനായി നിങ്ങൾക്ക് കംപൈൽ ചെയ്ത ഹാർഡ്‌വെയർ ഡിസൈൻ ഇന്റൽ ഉപകരണ-നിർദ്ദിഷ്ട വികസന കിറ്റിലേക്ക് ഡൗൺലോഡ് ചെയ്യാവുന്നതാണ്. Intel FPGA IP-ൽ ഒരു കംപൈലേഷൻ-മാത്രം മുൻ ഉൾപ്പെടുന്നുampഐപി കോർ ഏരിയയും സമയവും വേഗത്തിൽ കണക്കാക്കാൻ നിങ്ങൾക്ക് ഉപയോഗിക്കാവുന്ന le പ്രോജക്റ്റ്. ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP മുൻ ഡിസൈൻ പിന്തുണയ്ക്കുന്നുampവിശാലമായ പരാമീറ്ററുകളുള്ള le ജനറേഷൻ. എന്നിരുന്നാലും, ഡിസൈൻ എക്സിampലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോറിന്റെ സാധ്യമായ എല്ലാ പാരാമീറ്ററൈസേഷനുകളും ലെസ് ഉൾക്കൊള്ളുന്നില്ല.

രൂപകല്പനയുടെ വികസന ഘട്ടങ്ങൾ Example

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-1

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഉപയോക്തൃ ഗൈഡ്
    ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഐപിയെക്കുറിച്ചുള്ള വിശദമായ വിവരങ്ങൾക്ക്.
  • കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP റിലീസ് കുറിപ്പുകൾ
    ഐപി റിലീസ് നോട്ടുകൾ ഒരു പ്രത്യേക റിലീസിലെ ഐപി മാറ്റങ്ങൾ പട്ടികപ്പെടുത്തുന്നു.
ഡിസൈൻ എക്സി ജനറേറ്റുചെയ്യുന്നുample

നടപടിക്രമം

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-2

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

Exampലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് പാരാമീറ്റർ എഡിറ്ററിൽ ഡിസൈൻ ടാബ്
മുൻ ഡിസൈൻ സൃഷ്ടിക്കാൻ സ്ട്രാറ്റിക്സ് 10 TX ഇ-ടൈൽ ട്രാൻസ്‌സിവർ സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുക്കുകampIntel Stratix® 10 ഉപകരണങ്ങൾക്കുള്ള le. ഡിസൈൻ എക്സിറ്റ് സൃഷ്ടിക്കാൻ Agilex F-series Transceiver-SoC ഡെവലപ്മെന്റ് കിറ്റ് തിരഞ്ഞെടുക്കുകampIntel Agilex™ ഉപകരണങ്ങൾക്കുള്ള le.

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-3

ഹാർഡ്‌വെയർ ഡിസൈൻ സൃഷ്ടിക്കാൻ ഈ ഘട്ടങ്ങൾ പാലിക്കുകampലെയും ടെസ്റ്റ് ബെഞ്ചും:

  1. Intel Quartus Prime Pro Edition സോഫ്റ്റ്‌വെയറിൽ ക്ലിക്ക് ചെയ്യുക File ➤ പുതിയ പ്രോജക്റ്റ് വിസാർഡ്
    ഒരു പുതിയ ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് സൃഷ്ടിക്കാൻ, അല്ലെങ്കിൽ File ➤ നിലവിലുള്ള ഒരു ഇന്റൽ ക്വാർട്ടസ് പ്രൈം സോഫ്‌റ്റ്‌വെയർ പ്രോജക്റ്റ് തുറക്കാൻ പ്രോജക്റ്റ് തുറക്കുക. ഉപകരണ കുടുംബവും ഉപകരണവും വ്യക്തമാക്കാൻ വിസാർഡ് നിങ്ങളോട് ആവശ്യപ്പെടുന്നു.
    കുറിപ്പ്: ഡിസൈൻ എക്സിampടാർഗെറ്റ് ബോർഡിലെ ഉപകരണം ഉപയോഗിച്ച് le തിരഞ്ഞെടുക്കൽ പുനരാലേഖനം ചെയ്യുന്നു. മുൻ ഡിസൈൻ മെനുവിൽ നിന്ന് നിങ്ങൾ ടാർഗെറ്റ് ബോർഡ് വ്യക്തമാക്കുകampEx ലെ ഓപ്ഷനുകൾampലെ ഡിസൈൻ ടാബ് (ഘട്ടം 8).
  2. IP കാറ്റലോഗിൽ, ലോ ലാറ്റൻസി E-Tile 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കണ്ടെത്തി തിരഞ്ഞെടുക്കുക. പുതിയ ഐപി വേരിയേഷൻ വിൻഡോ ദൃശ്യമാകുന്നു.
  3. നിങ്ങളുടെ ഇഷ്‌ടാനുസൃത IP വ്യതിയാനത്തിനായി ഒരു ഉയർന്ന തലത്തിലുള്ള പേര് വ്യക്തമാക്കുക. Intel Quartus Prime IP പാരാമീറ്റർ എഡിറ്റർ, IP വേരിയേഷൻ ക്രമീകരണങ്ങൾ a-ൽ സംരക്ഷിക്കുന്നു file പേരിട്ടു .ip.
  4. ശരി ക്ലിക്ക് ചെയ്യുക. IP പാരാമീറ്റർ എഡിറ്റർ ദൃശ്യമാകുന്നു.
  5. IP ടാബിൽ, നിങ്ങളുടെ IP കോർ വ്യതിയാനത്തിനായുള്ള പരാമീറ്ററുകൾ വ്യക്തമാക്കുക.
    കുറിപ്പ്: ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സിampഇനിപ്പറയുന്ന ഏതെങ്കിലും പാരാമീറ്ററുകൾ നിങ്ങൾ വ്യക്തമാക്കിയാൽ le ശരിയായി അനുകരിക്കുന്നില്ല കൂടാതെ ശരിയായി പ്രവർത്തിക്കുന്നില്ല:
    1. ആമുഖം പാസ്-ത്രൂ ഓണാക്കിയത് പ്രവർത്തനക്ഷമമാക്കുക
    2. റെഡി ലേറ്റൻസി 3 ന്റെ മൂല്യമായി സജ്ജീകരിച്ചിരിക്കുന്നു
    3. TX CRC ഉൾപ്പെടുത്തൽ പ്രവർത്തനക്ഷമമാക്കുക ഓഫാക്കി
  6. എക്സിയിൽample ഡിസൈൻ ടാബ്, ഉദാampലെ ഡിസൈൻ Files, ടെസ്റ്റ്ബെഞ്ച് ജനറേറ്റുചെയ്യാൻ സിമുലേഷൻ ഓപ്‌ഷൻ പ്രവർത്തനക്ഷമമാക്കുക, കൂടാതെ കമ്പൈലേഷൻ-ഒൺലി, ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സ് എന്നിവ സൃഷ്‌ടിക്കാൻ സിന്തസിസ് ഓപ്ഷൻ തിരഞ്ഞെടുക്കുകampലെസ്.
    കുറിപ്പ്: മുൻampലെ ഡിസൈൻ ടാബിൽ, ജനറേറ്റഡ് എച്ച്ഡിഎൽ ഫോർമാറ്റിന് കീഴിൽ, വെരിലോഗ് എച്ച്ഡിഎൽ മാത്രമേ ലഭ്യമാകൂ. ഈ IP കോർ VHDL-നെ പിന്തുണയ്ക്കുന്നില്ല.
  7. ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിന് കീഴിൽ സ്ട്രാറ്റിക്സ് 10 TX ഇ-ടൈൽ ട്രാൻസ്‌സിവർ സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്‌മെന്റ് കിറ്റ് അല്ലെങ്കിൽ അജിലെക്‌സ് എഫ്-സീരീസ് ട്രാൻസ്‌സിവർ-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുക്കുക.
    കുറിപ്പ്: നിങ്ങൾ തിരഞ്ഞെടുത്ത ഡെവലപ്‌മെന്റ് കിറ്റ്, സ്റ്റെപ്പിലെ ഉപകരണ തിരഞ്ഞെടുപ്പിനെ തിരുത്തിയെഴുതുന്നു
    1. ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഇ-ടൈൽ ടാർഗെറ്റ് ഉപകരണം 1SG280LU3F50E3VGS1 ആണ്.
    2. Intel Agilex ഇ-ടൈൽ ഉപകരണ ലക്ഷ്യം AGFB014R24A2E2VR0 ആണ്.
  8. സൃഷ്ടിക്കുക Ex ക്ലിക്ക് ചെയ്യുകample ഡിസൈൻ ബട്ടൺ. സെലക്ട് എക്സിample ഡിസൈൻ ഡയറക്ടറി വിൻഡോ ദൃശ്യമാകുന്നു.
  9. നിങ്ങൾക്ക് ഡിസൈൻ പരിഷ്കരിക്കണമെങ്കിൽ മുൻample ഡയറക്ടറി പാത്ത് അല്ലെങ്കിൽ പ്രദർശിപ്പിച്ച സ്ഥിരസ്ഥിതികളിൽ നിന്നുള്ള പേര് (alt_e40c3_0_example_design), പുതിയ പാതയിലേക്ക് ബ്രൗസ് ചെയ്ത് പുതിയ ഡിസൈൻ ടൈപ്പ് ചെയ്യുകample ഡയറക്ടറിയുടെ പേര് (ample_dir>).
  10. ശരി ക്ലിക്ക് ചെയ്യുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • IP കോർ പാരാമീറ്ററുകൾ
    നിങ്ങളുടെ ഐപി കോർ ഇഷ്‌ടാനുസൃതമാക്കുന്നതിനെക്കുറിച്ചുള്ള കൂടുതൽ വിവരങ്ങൾ നൽകുന്നു.
  • ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഇ-ടൈൽ ടിഎക്സ് സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്മെന്റ് കിറ്റ്
  • Intel Agilex F-Series FPGA ഡവലപ്മെന്റ് കിറ്റ്

ഡിസൈൻ എക്സിampലെ പാരാമീറ്ററുകൾ

Ex ലെ പാരാമീറ്ററുകൾampലെ ഡിസൈൻ ടാബ്
പരാമീറ്റർ വിവരണം
ഡിസൈൻ തിരഞ്ഞെടുക്കുക ലഭ്യമാണ് മുൻample IP പാരാമീറ്റർ ക്രമീകരണങ്ങൾക്കായുള്ള ഡിസൈനുകൾ. പ്രീസെറ്റ് ലൈബ്രറിയിൽ നിന്ന് നിങ്ങൾ ഒരു ഡിസൈൻ തിരഞ്ഞെടുക്കുമ്പോൾ, ഈ ഫീൽഡ് തിരഞ്ഞെടുത്ത ഡിസൈൻ കാണിക്കുന്നു.
Exampലെ ഡിസൈൻ Files ദി fileവ്യത്യസ്‌ത വികസന ഘട്ടങ്ങൾക്കായി സൃഷ്‌ടിക്കുന്നതിനുള്ള എസ്.

•    സിമുലേഷൻ- ആവശ്യമായത് സൃഷ്ടിക്കുന്നു fileഎക്സിയെ അനുകരിക്കുന്നതിനുള്ള എസ്ampലെ ഡിസൈൻ.

•    സിന്തസിസ്- സിന്തസിസ് ഉണ്ടാക്കുന്നു fileഎസ്. ഇവ ഉപയോഗിക്കുക fileഹാർഡ്‌വെയർ പരിശോധനയ്‌ക്കായി ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ ഡിസൈൻ കംപൈൽ ചെയ്യാനും സ്റ്റാറ്റിക് ടൈമിംഗ് അനാലിസിസ് നടത്താനും എസ്.
സൃഷ്ടിക്കുക File ഫോർമാറ്റ് RTL-ന്റെ ഫോർമാറ്റ് fileസിമുലേഷനുള്ള s-Verilog അല്ലെങ്കിൽ VHDL.
ബോർഡ് തിരഞ്ഞെടുക്കുക ഡിസൈൻ നടപ്പിലാക്കുന്നതിനുള്ള പിന്തുണയുള്ള ഹാർഡ്‌വെയർ. നിങ്ങൾ ഒരു ഇന്റൽ ഡെവലപ്‌മെന്റ് ബോർഡ് തിരഞ്ഞെടുക്കുമ്പോൾ, ടാർഗെറ്റ് ഉപകരണം ഡെവലപ്‌മെന്റ് കിറ്റിലെ ഉപകരണവുമായി പൊരുത്തപ്പെടുന്ന ഒന്നാണ്.

ഈ മെനു ലഭ്യമല്ലെങ്കിൽ, നിങ്ങൾ തിരഞ്ഞെടുക്കുന്ന ഓപ്ഷനുകൾക്ക് പിന്തുണയുള്ള ബോർഡ് ഇല്ല.

Agilex F-series Transceiver-SoC വികസന കിറ്റ്: ഈ ഓപ്ഷൻ നിങ്ങളെ ഡിസൈൻ എക്സ് പരീക്ഷിക്കാൻ അനുവദിക്കുന്നുampതിരഞ്ഞെടുത്ത Intel FPGA IP ഡവലപ്മെന്റ് കിറ്റിൽ. ഈ ഓപ്ഷൻ സ്വയമേവ തിരഞ്ഞെടുക്കുന്നു ടാർഗെറ്റ് ഉപകരണം AGFB014R24A2E2VR0 എന്നതിന്റെ. നിങ്ങളുടെ ബോർഡ് പുനരവലോകനത്തിന് മറ്റൊരു ഉപകരണ ഗ്രേഡ് ഉണ്ടെങ്കിൽ, നിങ്ങൾക്ക് ടാർഗെറ്റ് ഉപകരണം മാറ്റാനാകും.
തുടർന്നു…
പരാമീറ്റർ വിവരണം
  സ്ട്രാറ്റിക്സ് 10 TX ഇ-ടൈൽ ട്രാൻസ്‌സിവർ സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്‌മെന്റ് കിറ്റ്: ഈ ഓപ്ഷൻ നിങ്ങളെ ഡിസൈൻ എക്സ് പരീക്ഷിക്കാൻ അനുവദിക്കുന്നുampതിരഞ്ഞെടുത്ത Intel FPGA IP ഡവലപ്മെന്റ് കിറ്റിൽ. ഈ ഓപ്ഷൻ സ്വയമേവ തിരഞ്ഞെടുക്കുന്നു ടാർഗെറ്റ് ഉപകരണം 1ST280EY2F55E2VG. നിങ്ങളുടെ ബോർഡ് പുനരവലോകനത്തിന് മറ്റൊരു ഉപകരണ ഗ്രേഡ് ഉണ്ടെങ്കിൽ, നിങ്ങൾക്ക് ടാർഗെറ്റ് ഉപകരണം മാറ്റാനാകും.

ഒന്നുമില്ല: ഈ ഓപ്‌ഷൻ മുൻ ഡിസൈനിന്റെ ഹാർഡ്‌വെയർ വശങ്ങൾ ഒഴിവാക്കുന്നുample.

ഡയറക്ടറി ഘടന
ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഐപി കോർ ഡിസൈൻ എക്സിample file ഡയറക്‌ടറികളിൽ ഇനിപ്പറയുന്ന ജനറേറ്റഡ് അടങ്ങിയിരിക്കുന്നു fileരൂപകൽപ്പനയ്ക്ക് വേണ്ടി sample.

ജനറേറ്റഡ് ഡിസൈനിനുള്ള ഡയറക്ടറി ഘടന എക്സിample

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-4

  • സിമുലേഷൻ files (സിമുലേഷനുള്ള ടെസ്റ്റ്ബെഞ്ച്) സ്ഥിതി ചെയ്യുന്നത്ample_dir>/ഉദാample_testbench.
  • സമാഹാരം-മാത്രം മുൻample ഡിസൈൻ സ്ഥിതി ചെയ്യുന്നത്ample_dir>/ compilation_test_design.
  • ഹാർഡ്‌വെയർ കോൺഫിഗറേഷനും പരിശോധനയും files (ഹാർഡ്‌വെയർ ഡിസൈൻ ഉദാample) സ്ഥിതി ചെയ്യുന്നത്ample_dir>/hardware_test_design

ഡയറക്ടറിയും File വിവരണങ്ങൾ

File പേരുകൾ വിവരണം
eth_ex_40g.qpf ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് file.
eth_ex_40g.qsf ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോജക്റ്റ് ക്രമീകരണങ്ങൾ file.
തുടർന്നു…
File പേരുകൾ വിവരണം
eth_ex_40g.sdc സംഗ്രഹം* ഡിസൈൻ നിയന്ത്രണങ്ങൾ file. നിങ്ങൾക്ക് ഇത് പകർത്താനും പരിഷ്ക്കരിക്കാനും കഴിയും file നിങ്ങളുടെ സ്വന്തം ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈനിനായി.
eth_ex_40g.srf ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രൊജക്റ്റ് മെസേജ് സപ്രഷൻ റൂൾ file.
eth_ex_40g.v ടോപ്പ് ലെവൽ വെരിലോഗ് എച്ച്ഡിഎൽ ഡിസൈൻ എക്സിample file.
eth_ex_40g_clock.sdc സിനോപ്സിസ് ഡിസൈൻ നിയന്ത്രണങ്ങൾ file ഘടികാരങ്ങൾക്കായി.
സാധാരണ/ ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampലെ പിന്തുണ files.
hwtest/main.tcl പ്രധാന file സിസ്റ്റം കൺസോൾ ആക്സസ് ചെയ്യുന്നതിന്.

ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampലെ ടെസ്റ്റ്ബെഞ്ച്
കമാൻഡ് പ്രോംപ്റ്റിൽ നിന്ന് ഒരു സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിച്ച് നിങ്ങൾക്ക് ഡിസൈൻ കംപൈൽ ചെയ്യാനും അനുകരിക്കാനും കഴിയും.

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-5

  1. കമാൻഡ് പ്രോംപ്റ്റിൽ, വർക്കിംഗ് ഡയറക്ടറി ഇതിലേക്ക് മാറ്റുകample_dir>/ഉദാample_testbench.
  2. നിങ്ങൾക്ക് ഇഷ്ടമുള്ള പിന്തുണയുള്ള സിമുലേറ്ററിനായി സിമുലേഷൻ സ്ക്രിപ്റ്റ് പ്രവർത്തിപ്പിക്കുക. സ്ക്രിപ്റ്റ് കംപൈൽ ചെയ്യുകയും സിമുലേറ്ററിൽ ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു

ടെസ്റ്റ് ബെഞ്ച് അനുകരിക്കുന്നതിനുള്ള നിർദ്ദേശങ്ങൾ

സിമുലേറ്റർ നിർദ്ദേശങ്ങൾ
മോഡൽസിം* കമാൻഡ് ലൈനിൽ, vsim -do run_vsim.do എന്ന് ടൈപ്പ് ചെയ്യുക.

ModelSim GUI കൊണ്ടുവരാതെ അനുകരിക്കാൻ നിങ്ങൾ ആഗ്രഹിക്കുന്നുവെങ്കിൽ, vsim -c -do run_vsim.do എന്ന് ടൈപ്പ് ചെയ്യുക.

കുറിപ്പ്: ModelSim-AE, ModelSim-ASE സിമുലേറ്ററുകൾക്ക് ഈ ഐപി കോർ അനുകരിക്കാൻ കഴിയില്ല. ModelSim SE പോലെയുള്ള മറ്റൊരു പിന്തുണയുള്ള ModelSim സിമുലേറ്റർ നിങ്ങൾ ഉപയോഗിക്കണം.
VCS* കമാൻഡ് ലൈനിൽ, sh run_vcs.sh എന്ന് ടൈപ്പ് ചെയ്യുക
VCS MX കമാൻഡ് ലൈനിൽ, sh run_vcsmx.sh എന്ന് ടൈപ്പ് ചെയ്യുക.

ഡിസൈനിൽ വെരിലോഗ് എച്ച്ഡിഎൽ, വിഎച്ച്ഡിഎൽ ഉള്ള സിസ്റ്റം വെരിലോഗ് എന്നിവ അടങ്ങിയിരിക്കുമ്പോൾ ഈ സ്ക്രിപ്റ്റ് ഉപയോഗിക്കുക.
NCSim കമാൻഡ് ലൈനിൽ, sh run_ncsim.sh എന്ന് ടൈപ്പ് ചെയ്യുക
Xcelium* കമാൻഡ് ലൈനിൽ, sh run_xcelium.sh എന്ന് ടൈപ്പ് ചെയ്യുക

വിജയകരമായ ഒരു സിമുലേഷൻ ഇനിപ്പറയുന്ന സന്ദേശത്തോടെ അവസാനിക്കുന്നു: സിമുലേഷൻ പാസായി. അല്ലെങ്കിൽ ടെസ്റ്റ്ബെഞ്ച് പൂർത്തിയായി. വിജയകരമായി പൂർത്തിയാക്കിയ ശേഷം, നിങ്ങൾക്ക് ഫലങ്ങൾ വിശകലനം ചെയ്യാൻ കഴിയും.

ഡിസൈൻ കംപൈൽ ചെയ്യുകയും കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു Exampഹാർഡ്‌വെയറിൽ le
ഇന്റൽ എഫ്പിജിഎ ഐപി കോർ പാരാമീറ്റർ എഡിറ്റർ മുൻ ഡിസൈൻ കംപൈൽ ചെയ്യാനും കോൺഫിഗർ ചെയ്യാനും നിങ്ങളെ അനുവദിക്കുന്നു.ampഒരു ടാർഗെറ്റ് ഡെവലപ്‌മെന്റ് കിറ്റിൽ le

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-6

ഒരു ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതിനും കോൺഫിഗർ ചെയ്യുന്നതിനും മുൻampഹാർഡ്‌വെയറിൽ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ സമാരംഭിച്ച് ഡിസൈൻ കംപൈൽ ചെയ്യുന്നതിന് പ്രോസസ്സിംഗ് ➤ സ്റ്റാർട്ട് കംപൈലേഷൻ തിരഞ്ഞെടുക്കുക.
  2. നിങ്ങൾ ഒരു SRAM ഒബ്‌ജക്റ്റ് സൃഷ്‌ടിച്ചതിന് ശേഷം file .sof, ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻ പ്രോഗ്രാം ചെയ്യുന്നതിന് ഈ ഘട്ടങ്ങൾ പാലിക്കുകampഇന്റൽ ഉപകരണത്തിൽ le:
    1. ടൂളുകൾ ➤ പ്രോഗ്രാമർ തിരഞ്ഞെടുക്കുക.
    2. പ്രോഗ്രാമറിൽ, ഹാർഡ്‌വെയർ സെറ്റപ്പ് ക്ലിക്ക് ചെയ്യുക.
    3. ഒരു പ്രോഗ്രാമിംഗ് ഉപകരണം തിരഞ്ഞെടുക്കുക.
    4. നിങ്ങളുടെ Intel Quartus Prime Pro എഡിഷൻ സെഷനിലേക്ക് Intel TX ബോർഡ് തിരഞ്ഞെടുത്ത് ചേർക്കുക.
    5. മോഡ് J ആയി സജ്ജീകരിച്ചിട്ടുണ്ടെന്ന് ഉറപ്പാക്കുകTAG.
    6. ഇന്റൽ ഉപകരണം തിരഞ്ഞെടുത്ത് ഉപകരണം ചേർക്കുക ക്ലിക്കുചെയ്യുക. നിങ്ങളുടെ ബോർഡിലെ ഉപകരണങ്ങൾ തമ്മിലുള്ള കണക്ഷനുകളുടെ ഒരു ബ്ലോക്ക് ഡയഗ്രം പ്രോഗ്രാമർ പ്രദർശിപ്പിക്കുന്നു.
    7. നിങ്ങളുടെ .sof ഉള്ള വരിയിൽ, .sof എന്നതിനായുള്ള ബോക്‌സ് ചെക്ക് ചെയ്യുക.
    8. .sof-നുള്ള പ്രോഗ്രാം/കോൺഫിഗർ ഓപ്‌ഷൻ ഓണാക്കുക.
    9. ആരംഭിക്കുക ക്ലിക്ക് ചെയ്യുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • ഹൈറാർക്കിക്കൽ, ടീം അധിഷ്‌ഠിത രൂപകൽപ്പനയ്‌ക്കായുള്ള ഇൻക്രിമെന്റൽ കംപൈലേഷൻ
  • പ്രോഗ്രാമിംഗ് ഇന്റൽ FPGA ഉപകരണങ്ങൾ

ഹാർഡ്‌വെയർ ഡിസൈനിലെ ടാർഗെറ്റ് ഉപകരണം മാറ്റുന്നു Example
നിങ്ങളുടെ ടാർഗെറ്റ് ഉപകരണമായി നിങ്ങൾ സ്ട്രാറ്റിക്സ് 10 TX ഇ-ടൈൽ ട്രാൻസ്‌സിവർ സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുത്തിട്ടുണ്ടെങ്കിൽ, ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഒരു ഹാർഡ്‌വെയർ എക്‌സ് സൃഷ്‌ടിക്കുന്നു.ampടാർഗെറ്റ് ഉപകരണമായ 1ST280EY2F55E2VG-യുടെ രൂപകൽപ്പന. നിങ്ങളുടെ ടാർഗെറ്റ് ഉപകരണമായി നിങ്ങൾ Agilex F-series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ് തിരഞ്ഞെടുത്തിട്ടുണ്ടെങ്കിൽ, ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഒരു ഹാർഡ്‌വെയർ എക്‌സ് സൃഷ്‌ടിക്കുന്നു.ampAGFB014R24A2E2VR0 എന്ന ടാർഗെറ്റ് ഉപകരണത്തിനായുള്ള ഡിസൈൻ. നിർദ്ദിഷ്‌ട ടാർഗെറ്റ് ഉപകരണം നിങ്ങളുടെ ഡെവലപ്‌മെന്റ് കിറ്റിലെ ഉപകരണത്തിൽ നിന്ന് വ്യത്യസ്തമായിരിക്കാം. നിങ്ങളുടെ ഹാർഡ്‌വെയർ ഡിസൈനിലെ ടാർഗെറ്റ് ഉപകരണം മാറ്റാൻ മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയർ സമാരംഭിച്ച് ഹാർഡ്‌വെയർ ടെസ്റ്റ് പ്രോജക്റ്റ് തുറക്കുക file /hardware_test_design/eth_ex_40g.qpf.
  2. അസൈൻമെന്റ് മെനുവിൽ, ഉപകരണം ക്ലിക്ക് ചെയ്യുക. ഉപകരണ ഡയലോഗ് ബോക്സ് ദൃശ്യമാകുന്നു.
  3. ഉപകരണ ഡയലോഗ് ബോക്സിൽ, നിങ്ങളുടെ ഡെവലപ്‌മെന്റ് കിറ്റിലെ ഉപകരണ പാർട്ട് നമ്പറുമായി പൊരുത്തപ്പെടുന്ന ഒരു ഇ-ടൈൽ അടിസ്ഥാനമാക്കിയുള്ള ടാർഗെറ്റ് ഉപകരണ പട്ടിക തിരഞ്ഞെടുക്കുക. ഇന്റലിലെ ഡെവലപ്‌മെന്റ് കിറ്റ് ലിങ്ക് കാണുക webകൂടുതൽ വിവരങ്ങൾക്ക് സൈറ്റ്.
  4. ചുവടെയുള്ള ചിത്രത്തിൽ കാണിച്ചിരിക്കുന്നതുപോലെ നിങ്ങൾ ഒരു ഉപകരണം തിരഞ്ഞെടുക്കുമ്പോൾ ഒരു പ്രോംപ്റ്റ് ദൃശ്യമാകുന്നു. ജനറേറ്റുചെയ്‌ത പിൻ അസൈൻമെന്റുകളും I/O അസൈൻമെന്റുകളും സംരക്ഷിക്കാൻ ഇല്ല തിരഞ്ഞെടുക്കുക.
    ഉപകരണം തിരഞ്ഞെടുക്കുന്നതിനുള്ള ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോംപ്റ്റ്ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-7
  5. നിങ്ങളുടെ ഡിസൈനിന്റെ പൂർണ്ണ സമാഹാരം നടത്തുക.

നിങ്ങൾക്ക് ഇപ്പോൾ നിങ്ങളുടെ ഹാർഡ്‌വെയറിൽ ഡിസൈൻ പരീക്ഷിക്കാവുന്നതാണ്.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • ഇന്റൽ സ്ട്രാറ്റിക്സ് 10 ഇ-ടൈൽ ടിഎക്സ് സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്മെന്റ് കിറ്റ്
  • Intel Agilex F-Series FPGA ഡവലപ്മെന്റ് കിറ്റ്

ഹാർഡ്‌വെയറിൽ ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ പരിശോധിക്കുന്നു
നിങ്ങൾ ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ ഡിസൈൻ കംപൈൽ ചെയ്ത ശേഷംampനിങ്ങളുടെ ഇന്റൽ ഉപകരണത്തിൽ കോൺഫിഗർ ചെയ്യുക, IP കോറും അതിന്റെ ഉൾച്ചേർത്ത നേറ്റീവ് PHY IP കോർ രജിസ്റ്ററുകളും പ്രോഗ്രാം ചെയ്യുന്നതിന് നിങ്ങൾക്ക് സിസ്റ്റം കൺസോൾ ഉപയോഗിക്കാം. സിസ്റ്റം കൺസോൾ ഓണാക്കുന്നതിനും ഹാർഡ്‌വെയർ ഡിസൈൻ പരീക്ഷിക്കുന്നതിനും മുൻampലെ, ഈ ഘട്ടങ്ങൾ പാലിക്കുക:

  1. ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്‌റ്റ്‌വെയറിൽ, സിസ്റ്റം കൺസോൾ സമാരംഭിക്കുന്നതിന് ടൂളുകൾ ➤ സിസ്റ്റം ഡീബഗ്ഗിംഗ് ടൂളുകൾ ➤ സിസ്റ്റം കൺസോൾ തിരഞ്ഞെടുക്കുക.
  2. Tcl കൺസോൾ പാളിയിൽ, /hardware_test_design/hwtest എന്നതിലേക്ക് ഡയറക്ടറി മാറ്റാൻ cd hwtest എന്ന് ടൈപ്പ് ചെയ്യുക.
  3. J-ലേക്ക് ഒരു കണക്ഷൻ തുറക്കാൻ source main.tcl എന്ന് ടൈപ്പ് ചെയ്യുകTAG മാസ്റ്റർ.

അധിക ഡിസൈൻ എക്സിampIP കോർ പ്രോഗ്രാം ചെയ്യുന്നതിന് le കമാൻഡുകൾ ലഭ്യമാണ്:

  • chkphy_status: ക്ലോക്ക് ഫ്രീക്വൻസികളും PHY ലോക്ക് നിലയും പ്രദർശിപ്പിക്കുന്നു.
  • chkmac_stats: MAC സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകളിൽ മൂല്യങ്ങൾ പ്രദർശിപ്പിക്കുന്നു.
  • clear_all_stats: ഐപി കോർ സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടറുകൾ മായ്‌ക്കുന്നു.
  • start_pkt_gen: പാക്കറ്റ് ജനറേറ്റർ ആരംഭിക്കുന്നു.
  • stop_pkt_gen: പാക്കറ്റ് ജനറേറ്റർ നിർത്തുന്നു.
  • sys_reset_digital_analog: സിസ്റ്റം പുന .സജ്ജീകരണം.
  • ലൂപ്പ്_ഓൺ: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓണാക്കുന്നു
  • loop_off: ആന്തരിക സീരിയൽ ലൂപ്പ്ബാക്ക് ഓഫാക്കുന്നു.
  • reg_read : എന്നതിലെ IP കോർ രജിസ്റ്റർ മൂല്യം നൽകുന്നു .
  • reg_write : എഴുതുന്നു വിലാസത്തിലെ IP കോർ രജിസ്റ്ററിലേക്ക് .

ഡിസൈൻ എക്‌സിന്റെ ഹാർഡ്‌വെയർ ടെസ്റ്റിംഗ് വിഭാഗത്തിലെ ടെസ്റ്റ് നടപടിക്രമം പിന്തുടരുകampസിസ്റ്റം കൺസോളിൽ പരിശോധനാ ഫലങ്ങൾ നിരീക്ഷിക്കുക.

ബന്ധപ്പെട്ട വിവരങ്ങൾ
സിസ്റ്റം കൺസോൾ ഉപയോഗിച്ച് ഡിസൈനുകൾ വിശകലനം ചെയ്യുകയും ഡീബഗ്ഗിംഗ് ചെയ്യുകയും ചെയ്യുന്നു

ഡിസൈൻ എക്സിample വിവരണം

ഇ-ടൈൽ അടിസ്ഥാനമാക്കിയുള്ള 40G ഇഥർനെറ്റ് ഡിസൈൻ മുൻampIEEE 40ba സ്റ്റാൻഡേർഡ് CAUI-802.3 സ്‌പെസിഫിക്കേഷനുമായി പൊരുത്തപ്പെടുന്ന ഇ-ടൈൽ അടിസ്ഥാനമാക്കിയുള്ള ട്രാൻസ്‌സിവർ ഇന്റർഫേസുള്ള ലോ ലാറ്റൻസി ഇ-ടൈൽ 4G ഇഥർനെറ്റ് ഇന്റൽ എഫ്‌പിജിഎ ഐപി കോറിന്റെ പ്രവർത്തനങ്ങൾ le പ്രകടമാക്കുന്നു. എക്സിയിൽ നിന്ന് നിങ്ങൾക്ക് ഡിസൈൻ സൃഷ്ടിക്കാൻ കഴിയുംampലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP പാരാമീറ്റർ എഡിറ്ററിൽ ഡിസൈൻ ടാബ്.
ഡിസൈൻ സൃഷ്‌ടിക്കാൻ മുൻample, നിങ്ങളുടെ അന്തിമ ഉൽപ്പന്നത്തിൽ നിങ്ങൾ സൃഷ്ടിക്കാൻ ഉദ്ദേശിക്കുന്ന IP കോർ വേരിയേഷനായി നിങ്ങൾ ആദ്യം പാരാമീറ്റർ മൂല്യങ്ങൾ സജ്ജമാക്കണം. ഡിസൈൻ സൃഷ്ടിക്കുന്നു example IP കോറിന്റെ ഒരു പകർപ്പ് സൃഷ്ടിക്കുന്നു; ടെസ്റ്റ്ബെഞ്ചും ഹാർഡ്‌വെയർ ഡിസൈനും മുൻampഈ വ്യതിയാനം DUT ആയി ഉപയോഗിക്കുന്നു. നിങ്ങളുടെ അന്തിമ ഉൽപ്പന്നത്തിലെ പാരാമീറ്റർ മൂല്യങ്ങളുമായി പൊരുത്തപ്പെടുന്നതിന് DUT-നായി നിങ്ങൾ പാരാമീറ്റർ മൂല്യങ്ങൾ സജ്ജീകരിച്ചിട്ടില്ലെങ്കിൽ, ഡിസൈൻ മുൻampനിങ്ങൾ ജനറേറ്റ് ചെയ്യുന്നത് നിങ്ങൾ ഉദ്ദേശിക്കുന്ന IP കോർ വ്യത്യാസം പ്രയോഗിക്കുന്നില്ല.

കുറിപ്പ്:
ടെസ്റ്റ്ബെഞ്ച് ഐപി കോറിന്റെ അടിസ്ഥാന പരിശോധന കാണിക്കുന്നു. പൂർണ്ണമായ സ്ഥിരീകരണ പരിതസ്ഥിതിക്ക് പകരമാകാൻ ഇത് ഉദ്ദേശിച്ചിട്ടില്ല. സിമുലേഷനിലും ഹാർഡ്‌വെയറിലും നിങ്ങളുടേതായ ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈനിന്റെ കൂടുതൽ വിപുലമായ പരിശോധന നിങ്ങൾ നടത്തണം.

ഫീച്ചറുകൾ
  • Intel Stratix 40 അല്ലെങ്കിൽ Intel Agilex ഉപകരണം ഉപയോഗിക്കുന്ന ഇ-ടൈൽ ട്രാൻസ്‌സിവറിനായി 10G ഇഥർനെറ്റ് MAC/PCS IP കോർ പിന്തുണയ്ക്കുന്നു.
  • ആമുഖം പാസ്-ത്രൂ, ലിങ്ക് പരിശീലനം എന്നിവ പിന്തുണയ്ക്കുന്നു.
  • ഡിസൈൻ സൃഷ്ടിക്കുന്നു എക്സിampMAC സ്ഥിതിവിവരക്കണക്കുകൾ കൗണ്ടറുകൾ ഫീച്ചറിനൊപ്പം le.
  • ടെസ്റ്റ് ബെഞ്ചും സിമുലേഷൻ സ്ക്രിപ്റ്റും നൽകുന്നു.

ഹാർഡ്‌വെയർ, സോഫ്റ്റ്‌വെയർ ആവശ്യകതകൾ
മുൻ പരീക്ഷിക്കാൻample ഡിസൈൻ, ഇനിപ്പറയുന്ന ഹാർഡ്‌വെയറും സോഫ്റ്റ്‌വെയറും ഉപയോഗിക്കുക:

  • ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പ്രോ എഡിഷൻ സോഫ്റ്റ്‌വെയർ
  • സിസ്റ്റം കൺസോൾ
  • ModelSim, VCS, VCS MX, NCSim, അല്ലെങ്കിൽ Xcelium സിമുലേറ്റർ
  • Intel Stratix 10 TX E-Tile Transceiver സിഗ്നൽ ഇന്റഗ്രിറ്റി ഡെവലപ്‌മെന്റ് കിറ്റ് അല്ലെങ്കിൽ Intel Agilex F-series Transceiver-SoC ഡെവലപ്‌മെന്റ് കിറ്റ്

പ്രവർത്തന വിവരണം
ഇ-ടൈൽ അധിഷ്‌ഠിത ട്രാൻസ്‌സീവറിൽ ഇന്റൽ ഉപകരണം ഉപയോഗിക്കുന്ന 40G ഇഥർനെറ്റ് MAC/PCS IP കോർ ഈ വിഭാഗം വിവരിക്കുന്നു. ട്രാൻസ്മിറ്റ് ദിശയിൽ, MAC ക്ലയന്റ് ഫ്രെയിമുകൾ സ്വീകരിക്കുകയും ഇന്റർ-പാക്കറ്റ് ഗ്യാപ്പ് (IPG), ആമുഖം, ഫ്രെയിം ഡിലിമിറ്ററിന്റെ ആരംഭം (SFD), പാഡിംഗ്, CRC ബിറ്റുകൾ എന്നിവ PHY ലേക്ക് കൈമാറുന്നതിന് മുമ്പ് ചേർക്കുകയും ചെയ്യുന്നു. മീഡിയയിലൂടെ റിമോട്ട് എൻഡിലേക്ക് വിശ്വസനീയമായ പ്രക്ഷേപണത്തിന് ആവശ്യമായ MAC ഫ്രെയിം PHY എൻകോഡ് ചെയ്യുന്നു. സ്വീകരിക്കുന്ന ദിശയിൽ, PHY ഫ്രെയിമുകൾ MAC-ലേക്ക് കൈമാറുന്നു. MAC, PHY-യിൽ നിന്നുള്ള ഫ്രെയിമുകൾ സ്വീകരിക്കുകയും പരിശോധനകൾ നടത്തുകയും CRC, ആമുഖം, SFD എന്നിവ നീക്കം ചെയ്യുകയും ഫ്രെയിമിന്റെ ബാക്കി ഭാഗം ക്ലയന്റിന് കൈമാറുകയും ചെയ്യുന്നു.

സിമുലേഷൻ

ടെസ്റ്റ്ബെഞ്ച് IP കോറിലൂടെ ട്രാഫിക് അയയ്‌ക്കുന്നു, IP കോറിന്റെ ട്രാൻസ്മിറ്റ് സൈഡും സ്വീകരിക്കുന്ന വശവും വ്യായാമം ചെയ്യുന്നു.

കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampലെ ബ്ലോക്ക് ഡയഗ്രം

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-8

സിമുലേഷൻ ഡിസൈൻ ഉദാampലെ ടോപ്പ് ലെവൽ ടെസ്റ്റ് file അടിസ്ഥാന_avl_tb_top.sv ആണ്. ഈ file PHY ലേക്ക് 156.25 Mhz ക്ലോക്ക് റഫറൻസ് clk_ref നൽകുന്നു. 10 പാക്കറ്റുകൾ അയയ്‌ക്കാനും സ്വീകരിക്കാനുമുള്ള ഒരു ടാസ്‌ക് ഇതിൽ ഉൾപ്പെടുന്നു.

കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് കോർ ടെസ്റ്റ്ബെഞ്ച് File വിവരണങ്ങൾ

File പേരുകൾ വിവരണം
ടെസ്റ്റ് ബെഞ്ചും സിമുലേഷനും Files
അടിസ്ഥാന_avl_tb_top.sv ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file. ടെസ്റ്റ്ബെഞ്ച് DUT-നെ ഇൻസ്റ്റൻഷ്യേറ്റ് ചെയ്യുകയും പാക്കറ്റുകൾ സൃഷ്ടിക്കുന്നതിനും സ്വീകരിക്കുന്നതിനും വെരിലോഗ് HDL ടാസ്‌ക്കുകൾ പ്രവർത്തിപ്പിക്കുകയും ചെയ്യുന്നു.
അടിസ്ഥാന_avl_tb_top_nc.sv ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file NCSim സിമുലേറ്ററുമായി പൊരുത്തപ്പെടുന്നു.
അടിസ്ഥാന_avl_tb_top_msim.sv ഉയർന്ന തലത്തിലുള്ള ടെസ്റ്റ് ബെഞ്ച് file മോഡൽസിം സിമുലേറ്ററുമായി പൊരുത്തപ്പെടുന്നു.
ടെസ്റ്റ്ബെഞ്ച് സ്ക്രിപ്റ്റുകൾ
run_vsim.do ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള മെന്റർ ഗ്രാഫിക്സ്* മോഡൽസിം സ്ക്രിപ്റ്റ്.
run_vcs.sh ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള സിനോപ്സിസ് VCS സ്ക്രിപ്റ്റ്.
തുടർന്നു…
File പേരുകൾ വിവരണം
run_vcsmx.sh ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിന് സിനോപ്സിസ് വിസിഎസ് എംഎക്സ് സ്ക്രിപ്റ്റ് (വെറിലോഗ് എച്ച്ഡിഎൽ, സിസ്റ്റം വെരിലോഗ് വിഎച്ച്ഡിഎൽ എന്നിവ സംയോജിപ്പിച്ചിരിക്കുന്നു).
run_ncsim.sh ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള Cadence NCSim സ്ക്രിപ്റ്റ്.
run_xcelium.sh ടെസ്റ്റ്ബെഞ്ച് പ്രവർത്തിപ്പിക്കുന്നതിനുള്ള Cadence Xcelium സ്ക്രിപ്റ്റ്.

വിജയകരമായ ടെസ്റ്റ് റൺ ഇനിപ്പറയുന്ന സ്വഭാവം സ്ഥിരീകരിക്കുന്ന ഔട്ട്പുട്ട് പ്രദർശിപ്പിക്കുന്നു:

  1. RX ക്ലോക്ക് തീർക്കുന്നതിനായി കാത്തിരിക്കുന്നു
  2. PHY സ്റ്റാറ്റസ് അച്ചടിക്കുന്നു
  3. 10 പാക്കറ്റുകൾ അയയ്ക്കുന്നു
  4. 10 പാക്കറ്റുകൾ ലഭിക്കുന്നു
  5. "ടെസ്റ്റ്ബെഞ്ച് പൂർത്തിയായി" പ്രദർശിപ്പിക്കുന്നു.

ഇനിപ്പറയുന്ന എസ്ample ഔട്ട്പുട്ട് ഒരു വിജയകരമായ സിമുലേഷൻ ടെസ്റ്റ് റൺ വ്യക്തമാക്കുന്നു:

  • #RX വിന്യാസത്തിനായി കാത്തിരിക്കുന്നു
  • #RX ഡെസ്‌ക്യൂ ലോക്ക് ചെയ്‌തു
  • #RX ലെയ്ൻ വിന്യാസം പൂട്ടി
  • #TX പ്രവർത്തനക്ഷമമാക്കി
  • #**പാക്കറ്റ് 1 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 2 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 3 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 4 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 5 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 6 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 7 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 1 ലഭിച്ചു…
  • #**പാക്കറ്റ് 8 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 2 ലഭിച്ചു…
  • #**പാക്കറ്റ് 9 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 3 ലഭിച്ചു…
  • #**പാക്കറ്റ് 10 അയയ്‌ക്കുന്നു…
  • #**പാക്കറ്റ് 4 ലഭിച്ചു…
  • #**പാക്കറ്റ് 5 ലഭിച്ചു…
  • #**പാക്കറ്റ് 6 ലഭിച്ചു…
  • #**പാക്കറ്റ് 7 ലഭിച്ചു…
  • #**പാക്കറ്റ് 8 ലഭിച്ചു…
  • #**പാക്കറ്റ് 9 ലഭിച്ചു…
  • #**പാക്കറ്റ് 10 ലഭിച്ചു…

ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഡിസൈൻ എക്സിമുലേറ്റിംഗ്ampപേജ് 7-ലെ ടെസ്റ്റ്ബെഞ്ച്

ഹാർഡ്‌വെയർ പരിശോധന
ഹാർഡ്‌വെയർ ഡിസൈനിൽ മുൻampലെ, നിങ്ങൾക്ക് ഇന്റേണൽ സീരിയൽ ലൂപ്പ്ബാക്ക് മോഡിൽ IP കോർ പ്രോഗ്രാം ചെയ്യാനും സ്വീകരിക്കുന്ന വശത്തിലൂടെ തിരികെ ലൂപ്പ് ചെയ്യുന്ന ട്രാൻസ്മിറ്റ് ഭാഗത്ത് ട്രാഫിക് സൃഷ്ടിക്കാനും കഴിയും.

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് IP ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സ്ampലെ ഹൈ ലെവൽ ബ്ലോക്ക് ഡയഗ്രം

ലോ-ലേറ്റൻസി-ഇ-ടൈൽ-40G-ഇഥർനെറ്റ്-ഇന്റൽ-FPGA-IP-Design-Example-FIG-9

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻample ഇനിപ്പറയുന്ന ഘടകങ്ങൾ ഉൾക്കൊള്ളുന്നു:

  • കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP കോർ.
  • IP കോറിന്റെ പ്രോഗ്രാമിംഗും പാക്കറ്റ് ജനറേഷനും പരിശോധനയും ഏകോപിപ്പിക്കുന്ന ക്ലയന്റ് ലോജിക്.
  • 100 മെഗാഹെർട്‌സ് ഇൻപുട്ട് ക്ലോക്കിൽ നിന്ന് ഹാർഡ്‌വെയർ ഡിസൈനിലേക്ക് 50 മെഗാഹെർട്‌സ് ക്ലോക്ക് സൃഷ്ടിക്കാൻ ഐഒപിഎൽഎൽample.
  • JTAG ഇന്റൽ സിസ്റ്റം കൺസോളുമായി ആശയവിനിമയം നടത്തുന്ന കൺട്രോളർ. സിസ്റ്റം കൺസോൾ വഴി നിങ്ങൾ ക്ലയന്റ് ലോജിക്കുമായി ആശയവിനിമയം നടത്തുന്നു.

മുൻ ഡിസൈൻ പരീക്ഷിക്കുന്നതിന് നൽകിയിരിക്കുന്ന അനുബന്ധ വിവര ലിങ്കിലെ നടപടിക്രമം പിന്തുടരുകampതിരഞ്ഞെടുത്ത ഹാർഡ്‌വെയറിൽ le.

ബന്ധപ്പെട്ട വിവരങ്ങൾ

  • പേജ് 40-ൽ ഹാർഡ്‌വെയറിൽ ലോ ലാറ്റൻസി ഇ-ടൈൽ 9G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ പരിശോധിക്കുന്നു
  • സിസ്റ്റം കൺസോൾ ഉപയോഗിച്ച് ഡിസൈനുകൾ വിശകലനം ചെയ്യുകയും ഡീബഗ്ഗിംഗ് ചെയ്യുകയും ചെയ്യുന്നു

ആന്തരിക ലൂപ്പ്ബാക്ക് ടെസ്റ്റ്
ആന്തരിക ലൂപ്പ്ബാക്ക് ടെസ്റ്റ് നടത്താൻ ഈ ഘട്ടങ്ങൾ പ്രവർത്തിപ്പിക്കുക:

  1. സിസ്റ്റം റീസെറ്റ് ചെയ്യുക.
    sys_reset_digital_analog
  2. ക്ലോക്ക് ഫ്രീക്വൻസിയും PHY സ്റ്റാറ്റസും പ്രദർശിപ്പിക്കുക.
    chkphy_status
  3. ആന്തരിക ലൂപ്പ്ബാക്ക് ടെസ്റ്റ് ഓണാക്കുക.
    ലൂപ്പ്_ഓൺ
  4. ക്ലോക്ക് ഫ്രീക്വൻസിയും PHY സ്റ്റാറ്റസും പ്രദർശിപ്പിക്കുക. rx_clk 312.5 MHz ആയി സജ്ജീകരിച്ചിരിക്കുന്നു ഒപ്പം
    rx_pcs_ready 1 ആയി സജ്ജീകരിച്ചിരിക്കുന്നു.
    chkphy_status
  5. പാക്കറ്റ് ജനറേറ്റർ ആരംഭിക്കുക.
    start_pkt_gen
  6. പാക്കറ്റ് ജനറേറ്റർ നിർത്തുക.
    stop_pkt_gen
  7. Review കൈമാറ്റം ചെയ്യപ്പെട്ടതും സ്വീകരിച്ചതുമായ പാക്കറ്റുകളുടെ എണ്ണം.
    chkmac_stats
  8. ആന്തരിക ലൂപ്പ്ബാക്ക് ടെസ്റ്റ് ഓഫ് ചെയ്യുക.
    ലൂപ്പ്_ഓഫ്

ബാഹ്യ ലൂപ്പ്ബാക്ക് ടെസ്റ്റ്
ബാഹ്യ ലൂപ്പ്ബാക്ക് ടെസ്റ്റ് നടത്താൻ ഈ ഘട്ടങ്ങൾ പ്രവർത്തിപ്പിക്കുക:

  1. സിസ്റ്റം റീസെറ്റ് ചെയ്യുക.
    sys_reset_digital_analog
  2. ക്ലോക്ക് ഫ്രീക്വൻസിയും PHY സ്റ്റാറ്റസും പ്രദർശിപ്പിക്കുക. rx_clk 312.5 MHz ആയി സജ്ജീകരിച്ചിരിക്കുന്നു ഒപ്പം
    rx_pcs_ready എന്നത് 1. chkphy_status ആയി സജ്ജീകരിച്ചിരിക്കുന്നു
  3. പാക്കറ്റ് ജനറേറ്റർ ആരംഭിക്കുക.
    start_pkt_gen
  4. പാക്കറ്റ് ജനറേറ്റർ നിർത്തുക.
    stop_pkt_gen
  5. Review കൈമാറ്റം ചെയ്യപ്പെട്ടതും സ്വീകരിച്ചതുമായ പാക്കറ്റുകളുടെ എണ്ണം.
    chkmac_stats
കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampലെ രജിസ്റ്ററുകൾ

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സ്ample രജിസ്റ്റർ മാപ്പ്
ഹാർഡ്‌വെയർ ഡിസൈനിനായി മെമ്മറി മാപ്പ് ചെയ്‌ത രജിസ്‌റ്റർ ശ്രേണികൾ ലിസ്റ്റുചെയ്യുന്നുample. സിസ്റ്റം കൺസോളിലെ reg_read, reg_write ഫംഗ്‌ഷനുകൾ ഉപയോഗിച്ച് നിങ്ങൾ ഈ രജിസ്റ്ററുകൾ ആക്‌സസ് ചെയ്യുന്നു.

വേഡ് ഓഫ്സെറ്റ് രജിസ്റ്റർ തരം
0x300-0x3FF PHY രജിസ്റ്ററുകൾ
0x400-0x4FF TX MAC രജിസ്റ്ററുകൾ
0x500-0x5FF RX MAC രജിസ്റ്റർ ചെയ്യുന്നു
0x800-0x8FF സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടർ രജിസ്റ്ററുകൾ - TX ദിശ
0x900-0x9FF സ്റ്റാറ്റിസ്റ്റിക്സ് കൗണ്ടർ രജിസ്റ്ററുകൾ - RX ദിശ
0x1000-1016 പാക്കറ്റ് ക്ലയന്റ് രജിസ്റ്റർ ചെയ്യുന്നു

പാക്കറ്റ് ക്ലയന്റ് രജിസ്റ്ററുകൾ
നിങ്ങൾക്ക് ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഹാർഡ്‌വെയർ ഡിസൈൻ ഇഷ്‌ടാനുസൃതമാക്കാംampക്ലയന്റ് രജിസ്റ്ററുകൾ പ്രോഗ്രാം ചെയ്തുകൊണ്ട് le.

അഡ്രർ പേര് ബിറ്റ് വിവരണം HW റീസെറ്റ് മൂല്യം പ്രവേശനം
0x1008 പാക്കറ്റ് സൈസ് കോൺഫിഗർ ചെയ്യുക [29:0] ട്രാൻസ്മിറ്റ് പാക്കറ്റ് വലുപ്പം ബൈറ്റുകളിൽ വ്യക്തമാക്കുക. ഈ ബിറ്റുകൾക്ക് PKT_GEN_TX_CTRL രജിസ്റ്ററിലേക്ക് ഡിപൻഡൻസികളുണ്ട്.

• ബിറ്റ് [29:16]: പാക്കറ്റ് വലുപ്പത്തിന്റെ ഉയർന്ന പരിധി ബൈറ്റുകളിൽ വ്യക്തമാക്കുക. ഇത് ഇൻക്രിമെന്റൽ മോഡിൽ മാത്രമേ ബാധകമാകൂ.

• ബിറ്റ് [13:0]:

- ഫിക്സഡ് മോഡിനായി, ഈ ബിറ്റുകൾ ട്രാൻസ്മിറ്റ് പാക്കറ്റ് വലുപ്പം ബൈറ്റുകളിൽ വ്യക്തമാക്കുന്നു.

— ഇൻക്രിമെന്റൽ മോഡിനായി, ഈ ബിറ്റുകൾ ഒരു പാക്കറ്റിനുള്ള ഇൻക്രിമെന്റൽ ബൈറ്റുകൾ വ്യക്തമാക്കുന്നു.

 0x25800040 RW
0x1009 പാക്കറ്റ് നമ്പർ നിയന്ത്രണം [31:0] പാക്കറ്റ് ജനറേറ്ററിൽ നിന്ന് ട്രാൻസ്മിറ്റ് ചെയ്യേണ്ട പാക്കറ്റുകളുടെ എണ്ണം വ്യക്തമാക്കുക. 0xA RW
0x1010 PKT_GEN_TX_C TRL [7:0] • ബിറ്റ് [0]: റിസർവ് ചെയ്‌തത്.

• ബിറ്റ് [1]: പാക്കറ്റ് ജനറേറ്റർ ബിറ്റ് പ്രവർത്തനരഹിതമാക്കുന്നു. പാക്കറ്റ് ജനറേറ്റർ ഓഫാക്കുന്നതിന് ഈ ബിറ്റ് 1-ന്റെ മൂല്യത്തിലേക്ക് സജ്ജീകരിക്കുക, പാക്കറ്റ് ജനറേറ്റർ ഓണാക്കാൻ 0-ന്റെ മൂല്യത്തിലേക്ക് പുനഃസജ്ജമാക്കുക.

• ബിറ്റ് [2]: റിസർവ് ചെയ്‌തത്.

• ബിറ്റ് [3]: IP കോർ MAC ലൂപ്പ്ബാക്ക് മോഡിൽ ആണെങ്കിൽ 1 ന്റെ മൂല്യമുണ്ട്; പാക്കറ്റ് ക്ലയന്റ് പാക്കറ്റ് ജനറേറ്റർ ഉപയോഗിക്കുകയാണെങ്കിൽ 0 മൂല്യമുണ്ട്.

 0x6 RW
തുടർന്നു…
അഡ്രർ പേര് ബിറ്റ് വിവരണം HW റീസെറ്റ് മൂല്യം പ്രവേശനം
      • ബിറ്റ് [5:4]:

— 00: റാൻഡം മോഡ്

— 01: ഫിക്സഡ് മോഡ്

— 10: ഇൻക്രിമെന്റൽ മോഡ്

• ബിറ്റ് [6]: ട്രാൻസ്മിറ്റ് ചെയ്യാനുള്ള ഒരു നിശ്ചിത എണ്ണം പാക്കറ്റുകളെ അടിസ്ഥാനമാക്കി പാക്കറ്റ് ജനറേറ്റർ ഓഫ് ചെയ്യാൻ 1x0 രജിസ്റ്റർ ഉപയോഗിക്കുന്നതിന് ഈ ബിറ്റ് 1009 ആയി സജ്ജമാക്കുക. അല്ലെങ്കിൽ, പാക്കറ്റ് ജനറേറ്റർ ഓഫ് ചെയ്യാൻ PKT_GEN_TX_CTRL രജിസ്റ്ററിന്റെ ബിറ്റ് [1] ഉപയോഗിക്കുന്നു.

• ബിറ്റ് [7]:

— 1: പാക്കറ്റുകൾക്കിടയിൽ വിടവില്ലാതെ സംപ്രേഷണം ചെയ്യാൻ.

— 0: പാക്കറ്റുകൾക്കിടയിൽ ക്രമരഹിതമായ വിടവുള്ള സംപ്രേഷണത്തിന്.

    
0x1011 ലക്ഷ്യസ്ഥാന വിലാസം 32 ബിറ്റുകൾ കുറവാണ് [31:0] ലക്ഷ്യസ്ഥാന വിലാസം (താഴെ 32 ബിറ്റുകൾ) 0x56780ADD RW
0x1012 ലക്ഷ്യസ്ഥാന വിലാസം മുകളിലെ 16 ബിറ്റുകൾ [15:0] ലക്ഷ്യസ്ഥാന വിലാസം (മുകളിൽ 16 ബിറ്റുകൾ) 0x1234 RW
0x1013 ഉറവിട വിലാസം 32 ബിറ്റുകൾ കുറവാണ് [31:0] ഉറവിട വിലാസം (താഴ്ന്ന 32 ബിറ്റുകൾ) 0x43210ADD RW
0x1014 ഉറവിട വിലാസം മുകളിലെ 16 ബിറ്റുകൾ [15:0] ഉറവിട വിലാസം (മുകളിൽ 16 ബിറ്റുകൾ) 0x8765 RW
0x1016 PKT_CL_LOOPB ACK_RESET [0] MAC ലൂപ്പ്ബാക്ക് റീസെറ്റ്. മുൻ ഡിസൈൻ റീസെറ്റ് ചെയ്യുന്നതിന് 1 ന്റെ മൂല്യത്തിലേക്ക് സജ്ജമാക്കുകample MAC ലൂപ്പ്ബാക്ക്. 1'b0 RW

ബന്ധപ്പെട്ട വിവരങ്ങൾ
കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് നിയന്ത്രണവും സ്റ്റാറ്റസ് രജിസ്‌റ്റർ വിവരണങ്ങളും കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഐപി കോർ രജിസ്റ്ററുകളെ വിവരിക്കുന്നു.

ഡിസൈൻ എക്സിampലെ ഇന്റർഫേസ് സിഗ്നലുകൾ
ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ടെസ്റ്റ്ബെഞ്ച് സ്വയം ഉൾക്കൊള്ളുന്നതിനാൽ ഇൻപുട്ട് സിഗ്നലുകളൊന്നും ഡ്രൈവ് ചെയ്യേണ്ട ആവശ്യമില്ല.

ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഹാർഡ്‌വെയർ ഡിസൈൻ എക്‌സ്ampലെ ഇന്റർഫേസ് സിഗ്നലുകൾ

സിഗ്നൽ ദിശ അഭിപ്രായങ്ങൾ
 

 

clk50

  

 

ഇൻപുട്ട്

 ബോർഡ് ഓസിലേറ്ററാണ് ഈ ക്ലോക്ക് പ്രവർത്തിപ്പിക്കുന്നത്.

• Intel Stratix 50 ബോർഡിൽ 10 MHz-ൽ ഡ്രൈവ് ചെയ്യുക.

• Intel Agilex ബോർഡിൽ 100 ​​MHz-ൽ ഡ്രൈവ് ചെയ്യുക.

ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻample ഈ ക്ലോക്കിനെ ഉപകരണത്തിലെ ഒരു IOPLL-ന്റെ ഇൻപുട്ടിലേക്ക് നയിക്കുകയും ആന്തരികമായി 100 MHz ക്ലോക്ക് ഓടിക്കാൻ IOPLL കോൺഫിഗർ ചെയ്യുകയും ചെയ്യുന്നു.
clk_ref ഇൻപുട്ട് 156.25 MHz-ൽ ഡ്രൈവ് ചെയ്യുക.
തുടർന്നു…
സിഗ്നൽ ദിശ അഭിപ്രായങ്ങൾ
 

cpu_resetn

  

ഇൻപുട്ട്

 IP കോർ പുനഃസജ്ജമാക്കുന്നു. സജീവ കുറവാണ്. ആഗോള ഹാർഡ് റീസെറ്റ് csr_reset_n IP കോറിലേക്ക് നയിക്കുന്നു.
tx_serial[3:0] ഔട്ട്പുട്ട് ട്രാൻസ്‌സിവർ PHY ഔട്ട്‌പുട്ട് സീരിയൽ ഡാറ്റ.
rx_serial[3:0] ഇൻപുട്ട് ട്രാൻസ്‌സിവർ PHY ഇൻപുട്ട് സീരിയൽ ഡാറ്റ.
 

 

 

 

 

user_led[7:0]

  

 

 

 

 

ഔട്ട്പുട്ട്

 സ്റ്റാറ്റസ് സിഗ്നലുകൾ. ഹാർഡ്‌വെയർ ഡിസൈൻ മുൻampടാർഗെറ്റ് ബോർഡിൽ LED-കൾ ഓടിക്കാൻ le ഈ ബിറ്റുകളെ ബന്ധിപ്പിക്കുന്നു. വ്യക്തിഗത ബിറ്റുകൾ ഇനിപ്പറയുന്ന സിഗ്നൽ മൂല്യങ്ങളും ക്ലോക്ക് സ്വഭാവവും പ്രതിഫലിപ്പിക്കുന്നു:

• [0]: IP കോറിലേക്കുള്ള പ്രധാന റീസെറ്റ് സിഗ്നൽ

• [1]: clk_ref-ന്റെ വിഭജിത പതിപ്പ്

• [2]: clk50-ന്റെ വിഭജിത പതിപ്പ്

• [3]: 100 MHz സ്റ്റാറ്റസ് ക്ലോക്കിന്റെ വിഭജിച്ച പതിപ്പ്

• [4]: ​​tx_lanes_stable

• [5]: rx_block_lock

• [6]: rx_am_lock

• [7]: rx_pcs_ready

ബന്ധപ്പെട്ട വിവരങ്ങൾ
ഇന്റർഫേസുകളും സിഗ്നൽ വിവരണങ്ങളും ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഐപി കോർ സിഗ്നലുകളെക്കുറിച്ചും അവ ഉൾപ്പെടുന്ന ഇന്റർഫേസുകളെക്കുറിച്ചും വിശദമായ വിവരണങ്ങൾ നൽകുന്നു.

കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ആർക്കൈവുകൾ
ഒരു IP കോർ പതിപ്പ് ലിസ്റ്റുചെയ്തിട്ടില്ലെങ്കിൽ, മുമ്പത്തെ IP കോർ പതിപ്പിനുള്ള ഉപയോക്തൃ ഗൈഡ് ബാധകമാണ്.

ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP കോർ പതിപ്പ് ഉപയോക്തൃ ഗൈഡ്
20.1 19.1.0 കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈൻ എക്സ്ampലെ ഉപയോക്തൃ ഗൈഡ്

കുറഞ്ഞ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഡിസൈനിനായുള്ള ഡോക്യുമെന്റ് പുനരവലോകന ചരിത്രം Exampലെ ഉപയോക്തൃ ഗൈഡ്

പ്രമാണ പതിപ്പ് ഇന്റൽ ക്വാർട്ടസ് പ്രൈം പതിപ്പ് IP പതിപ്പ് മാറ്റങ്ങൾ
2020.06.22 20.2 20.0.0 Intel Agilex ഉപകരണങ്ങൾക്കുള്ള ഉപകരണ പിന്തുണ ചേർത്തു.
2020.04.13 20.1 19.1.0 പ്രാരംഭ റിലീസ്.

ഇന്റൽ കോർപ്പറേഷൻ. എല്ലാ അവകാശങ്ങളും നിക്ഷിപ്തം. ഇന്റൽ, ഇന്റൽ ലോഗോ, മറ്റ് ഇന്റൽ മാർക്കുകൾ എന്നിവ ഇന്റൽ കോർപ്പറേഷന്റെയോ അതിന്റെ അനുബന്ധ സ്ഥാപനങ്ങളുടെയോ വ്യാപാരമുദ്രകളാണ്. ഇന്റലിന്റെ സ്റ്റാൻഡേർഡ് വാറന്റിക്ക് അനുസൃതമായി അതിന്റെ FPGA, അർദ്ധചാലക ഉൽപ്പന്നങ്ങളുടെ പ്രകടനം നിലവിലെ സ്പെസിഫിക്കേഷനുകളിലേക്ക് Intel വാറന്റ് ചെയ്യുന്നു, എന്നാൽ അറിയിപ്പ് കൂടാതെ ഏത് സമയത്തും ഏത് ഉൽപ്പന്നങ്ങളിലും സേവനങ്ങളിലും മാറ്റങ്ങൾ വരുത്താനുള്ള അവകാശം നിക്ഷിപ്തമാണ്. Intel രേഖാമൂലം രേഖാമൂലം സമ്മതിച്ചതല്ലാതെ ഇവിടെ വിവരിച്ചിരിക്കുന്ന ഏതെങ്കിലും വിവരങ്ങളുടെയോ ഉൽപ്പന്നത്തിന്റെയോ സേവനത്തിന്റെയോ ആപ്ലിക്കേഷനിൽ നിന്നോ ഉപയോഗത്തിൽ നിന്നോ ഉണ്ടാകുന്ന ഉത്തരവാദിത്തമോ ബാധ്യതയോ Intel ഏറ്റെടുക്കുന്നില്ല. ഏതെങ്കിലും പ്രസിദ്ധീകരിച്ച വിവരങ്ങളെ ആശ്രയിക്കുന്നതിന് മുമ്പും ഉൽപ്പന്നങ്ങൾക്കോ ​​സേവനങ്ങൾക്കോ ​​​​ഓർഡറുകൾ നൽകുന്നതിനുമുമ്പ് ഉപകരണ സവിശേഷതകളുടെ ഏറ്റവും പുതിയ പതിപ്പ് നേടുന്നതിന് ഇന്റൽ ഉപഭോക്താക്കളോട് നിർദ്ദേശിക്കുന്നു. മറ്റ് പേരുകളും ബ്രാൻഡുകളും മറ്റുള്ളവരുടെ സ്വത്തായി അവകാശപ്പെടാം.

പ്രമാണങ്ങൾ / വിഭവങ്ങൾ

intel ലോ ലേറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample [pdf] ഉപയോക്തൃ ഗൈഡ്
ലോ ലാറ്റൻസി ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample, ലോ ലേറ്റൻസി, ഇ-ടൈൽ 40G ഇഥർനെറ്റ് ഇന്റൽ FPGA IP ഡിസൈൻ എക്സ്ample, Intel FPGA IP ഡിസൈൻ എക്സിample, IP ഡിസൈൻ എക്സിample

റഫറൻസുകൾ

ബന്ധപ്പെട്ട പോസ്റ്റുകൾ

ഒരു അഭിപ്രായം ഇടൂ

നിങ്ങളുടെ ഇമെയിൽ വിലാസം പ്രസിദ്ധീകരിക്കില്ല. ആവശ്യമായ ഫീൽഡുകൾ അടയാളപ്പെടുത്തി *